减少接触电阻影响的测试焊点设计制造技术

集成电路结构包括：半导体晶片；在半导体晶片里的集成电路器件；和在半导体晶片的上表面上的并且连接到集成电路器件的多个测试焊点。测试焊点成对分组，在同一对中的测试焊点相互连接。

【技术实现步骤摘要】

本专利技术通常涉及到集成电路的制造，尤其涉及到晶片的验收测试，更 加涉及到减少测试焊点的接触电阻的影响。
技术介绍
集成电路(IC)制造商正在以日益减小的尺寸和相应的技术，来制造 较小的、高速度的半导体器件。随同这些要求的提升，维持产量和生产能 力的^兆战也已经增加。半导体晶片通常包括通过划片槽相互分隔开管芯(或芯片)。在晶片里的各芯片包括电路，并且，管芯用踞分割，然后，单独封装。在半导体 制造工艺中，在晶片(例如，集成电路)上的半导体器件，必须按照选定 的规定步骤或者在结束时进行测试，以保持和确保器件的质量。通常，测 试电路随同实际的器件在晶片上同时制造。典型的测试方法提供多个测试 焊点(通常称为工艺控制监视焊点，或者PCM焊点)，测试焊点位于表面 的划片槽上。选取测试焊点以测试晶片的不同的性能，例如电压、驱动电 流、泄漏电流等。图1说明测试线10，其可以被形成在晶片的划片槽中，并且，可以包 括比图1中所示的更多或更少的测试焊点(即TPI到TPIO)。测试焊点 TP1到TP10的每一个被连接到将要被探测的器件的节点(或电路)。例如，测试焊点TP1到TP4可以被用于探测连接到晶体管的源、漏、栅和衬底。部分测试方案被表示在图2中，其被用于测试(探测)晶体管22。晶 体管22的漏24被连接到测试焊点TP1。传感-测量-装置(SMU) 12，通 过用节点14标记的探针，被连接到测试焊点TP1。电阻Rc表示在探针和 测试焊点TP1之间的接触电阻。SMU12具有被连接到放大器18的输出的 施加节点16，以及被连接到放大器18的负输入的传感节点20。为了测试 晶体管22， SMU12试图施加一个电压，例如IV,到晶体管22的漏24, 并且，通过晶体管22的电流I被4企测。由于接触电阻Rc，施加在晶体管22的漏24上的电压#1减小。例如， 如果接触电阻Rc是30Ohms，并且，电流I是1 mA ，那么，在接触电阻 Rc上的电压降是30mV。当在测试点14处的电压是IV时，施加到漏24 上的电压降低到0.97V，这与所需电压的有百分之3的偏移。于是，传感电 流被偏移，这就导致对晶体管22的性能的错误评估。对于具有大约1 的4册宽度和大约0.04 pm的4册长度的32nm标称的 器件来说，传感性能的偏移可以达到大约百分之10。更糟糕的是，接触电 阻Rc受到各种因素的影响，例如，探测晶片的等待时间、探针板的过度使 用、和探针板的质量。结果，接触电阻可能在宽范围内变化，使得很难补 偿探头的不准确度。于是，本
需要一种可以克服现有技术不足的 传感方案和结构。
技术实现思路
按照本专利技术的一个方面，集成电路结构包括半导体晶片；在半导体 晶片中的集成电路器件；和在半导体晶片的上表面上的并且连接到集成电 路器件的多个测试焊点。测试焊点成对分组，多个测试焊点的每一对的测 试焊点相互连接。按照本专利技术的另一个方面，集成电路结构包括包含有第一半导体芯 片和第二半导体芯片的半导体晶片；在第 一和第二半导体芯片之间的划片槽；在划片槽中的测试线；和在测试线中的第一、第二、第三和第四测试 焊点。第一和第二测试焊点被相互连接构成第一对。第三和第四测试焊点被相互连接构成第二对。按照本专利技术的又一个方面，集成电路探测器件包括多个传感-测量-装置，其每一个包括施加节点；和电连接到施加节点的传感节点。集成电 路探测器件进一步包括探针板，探针板包含有多个成对的探针。每一对探 针包括连接到施加节点的第一探针，和连接到传感节点的第二探针，其中， 施加节点和传感节点是多个传感-测量-装置中的相同的一个。本专利技术的优点包括减少在探针和测试焊点之间的接触电阻的影响。因 此，探测精确度得到改善。附图说明为了更加全面地了解本专利技术和本专利技术的优点，现在，结合附图，对本 专利技术进行描述，其中图1示出常规技术的具有多个测试焊点的测试线；图2示出常规技术的测试方案，其中，传感-测量-装置的施加节点和传 感节点被连接到将要被探测的器件的节点；图3示出具有多个半导体芯片的晶片，并且，划线槽分隔半导体芯片， 其中，测试线位于划线槽中；图4示出本专利技术的测试线的实施例，其中，在测试线中的测试焊点被 形成为成对相互连4妄；图5示出本专利技术的测试方案，其中，传感-测量-装置包括连接到成对的 测试焊点的施加节点和传感节点；图6示出测试线，其中，在测试线中的测试焊点被相等分隔，且其中， 在同一对中的邻接的测试焊点是相互连接的；和图7示出测试线，其中，在测试线中的测试焊点焊点被相等分隔，且 其中，在同 一对中的测试焊点被其它对的测试焊点相互分隔开。具体实施例方式下面，将详细讨论本优选实施例的制造和使用。然而，应该认识到 本专利技术提供了许多可应用的专利技术概念，能够在许多特定的情况中实施。这里讨论的特定实施例，仅仅是对使用本专利技术的特定的方法的说明，而不能 够限制本专利技术的范围。新颖的测试焊点设计和对应的探测方案被提供。讨论了优选实施例的 变型和操作。各个视图和本专利技术的说明性实施例中，同样的引用数字用于 指明同样的元件。图3示出其中包括有多个半导体芯片32的晶片30。半导体芯片32被 划片槽34相互分隔开，为了把半导体芯片32相互分隔开，在封装加工时 被踞开。测试线36被形成在晶片30中。每一条测试线36包括暴露于晶 片30的上表面的多个测试焊点TP (图3中未示出，请参考图4)。在优选 的实施例中，测试线36被形成在划线槽34中。在另一个实施例中，测试 线36可以被形成在半导体芯片32内。图4举例示出测试线36的实施例的俯;f见图。在优选的实施例中，成对 形成测试焊点TP (指示为测试焊点TPs或TPf)。在每一对中，在晶片30 的探测期间，测试焊点TP中的一个邱皮用作施加电压或电流，并因此^皮称为 施加焊点TPf。该对的另一测试焊点被用作传感电压或电流，并因此被称 为传感焊点TPs。传感焊点TPs的设计和尺寸可以和施加焊点TPf是一样 的。在探测期间，测试焊点TP的连接和功能决定测试焊点是施加焊点还是 传感焊点。在每一对测试焊点36中，传感焊点TPs和施加焊点TPf ^皮相互连接， 并且，被连接到将要被检测(也称为在测试器件，或DUT)的器件(或 电路)的同一节点。贯穿整个说明书，当两个测试焊点被称为是相互连 接时，这意味着测试焊点仅被连接通过共用的相互连接线和通孔，并 且，没有有源器件例如晶体管被形成在其之间。又，没有无源器件，例如 电阻、电容、和/或感应器，被故意形成在相互连接的测试焊点之间，尽管 寄生的无源器件有时是不可避免的。然而，寄生的无源器件对相互连接的 测试焊点必需具有尽可能小的影响。例如，同一对中的在传感焊点TPs和 施加焊点TPf之间的连接线的电阻尽可能小。于是，施加焊点TPf和传感 焊点TPs可以被相互连接在靠近施加焊点TPf和传感焊点TPs的点，或者， 换言之，靠近各自的半导体芯片的上表面。在示例性实施例中，在钝化层或在上金属化层中的金属线，相互连接焊点TPs到焊点TPf。然后，通过 共用的导电路径40， DUT被连接到金属线，如在图4中所示。通过^f吏用如在图4中所示的测试线36，在DUT中的每一个节点一皮连 接到一对测试焊点TP,而不是仅一个。在图4中所示的示例性实施例中， 其是本文档来自技高网...

【技术保护点】
一种集成电路结构包括：　　　　半导体晶片；　　　　在半导体晶片里的集成电路器件；和　　　　设置在半导体晶片的上表面上的并且连接到所述集成电路器件的多个测试焊点，其中，测试焊点成对分组，且其中，同一对中的测试焊点相互连接。

【技术特征摘要】
US 2008-8-22 12/196,5311.一种集成电路结构包括半导体晶片；在半导体晶片里的集成电路器件；和设置在半导体晶片的上表面上的并且连接到所述集成电路器件的多个测试焊点，其中，测试焊点成对分组，且其中，同一对中的测试焊点相互连接。2. 按照权利要求1所述的集成电路结构，其中，所述测试焊点在半导体晶片中形成测试线。3. 按照权利要求2所述的集成电路结构，其中，所述在测试线中的测试焊点等距离分隔开。4. 按照权利要求1所述的集成电路结构，其中，所述测试焊点是在半导体晶片中的半导体芯片内。5. 按照权利要求1所述的集成电路结构，其中，在同一对中的测试焊点按照第一距离被分隔开，并且，多个测试焊点的相邻接的对按照大于第一距离的第二距离^皮分隔开6. 按照权利要求5所述的集成电路结构，其中，第一距离对于第二距离的比率小于1。7. 按照权利要求1所述的集成电路结构，其中，没有有源器件被形成在多个测试焊点的同 一对中的测试焊点之间。8. 按照权利要求1所述的集成电路结构，在半导体晶片中还包括集成电路器件，其中，多个测试焊点中的一对被连接到集成电路器件的节点。9. 集成电路结构包括包含有第一和第二半导体芯片的半导体晶片；在第 一和第二半导体芯片之间的划片槽；在划片槽中的测试线；和在测试线中的第...

【专利技术属性】
技术研发人员：董易谕，罗增锦，李建昌，邵志杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]