能够控制读命令的半导体集成电路制造技术

本发明专利技术提供了一种半导体集成电路，其包括命令解码器、移位寄存器单元和命令地址锁存单元。命令解码器响应于定义写和读模式的外部命令，并且被配置成使用上升或下降时钟、根据外部命令来提供写命令或读命令。移位寄存器单元被配置成响应于写命令将外部地址和写命令移位一写等待时间。列地址锁存单元被配置成在读模式下锁存并提供外部地址作为列地址，而在写模式下锁存并提供从移位寄存器单元提供的写地址作为列地址。

【技术实现步骤摘要】

这里描述的多个实施例概括地说涉及一种半导体集成电路，更具体地说涉及一种能够控制读命令的半导体集成电路。
技术介绍
通常，半导体集成电路是通过将命令信号和地址与时钟的上升沿同步来工作的。数据带宽增大这一趋势受制于半导体集成电路所需管脚数目的增加。由于可认为减少管脚数目是有益的，因此考虑了用于实现这样的结果的技术。 例如，考虑了对管脚使用多路复用方案。在此方案中，可使用时钟的上升沿和下降沿、相对于一个地址管脚执行多寻址。例如，在时钟的上升沿使用地址管脚作为第一地址，如果地址管脚与时钟的下降沿同步，则可使用地址管脚作为第十地址。这样，可部分地减少必需的管脚数目。 然而，在外部读或写命令被施加于半导体集成电路之后执行两次多寻址，半导体集成电路通常在这两次多寻址之后出现的后续上升沿开始读或写操作。因此，在用于减少必需管脚数目的方案中，地址访问时间(tAA)可能增加。
技术实现思路
本专利技术的多个实施例包括一种能够改善地址访问时间(tAA)的半导体集成电路。 根据一个实施例，一种半导体集成电路包括命令解码器，其被配置成响应于定义写和读模式的外部命令、使用上升或下降时钟来提供写或读命令；移位寄存器单元，其被配置成响应于写命令将外部地址和写命令移位一写等待时间；以及列地址锁存单元，其被配置成在读模式下锁存外部地址作为列地址，而在写模式下锁存并提供从移位寄存器单元提供的写地址作为列地址。 根据另一个实施例，一种通过一个地址管脚、使用上升和下降时钟来执行多路复用的半导体集成电路包括命令解码器，其被配置成响应于外部命令、通过将第一写命令和读命令与上升和下降时钟同步来提供第一写命令和读命令；移位寄存器单元，其被配置成响应于写命令将外部地址和写命令移位一写等待时间，由此提供写地址和第二写命令；突发命令控制器，其被配置成在预定突发长度被超过的情况下、响应于第一写命令、读命令和突发长度来提供表明附加的写或读操作的突发读_写命令和与突发读_写命令对应的突发地址；以及列地址锁存单元，其被配置成在读模式下锁存外部地址作为列地址，在写模式下通过锁存写地址来提供写地址作为列地址，并且响应于突发读_写命令来锁存突发地址作为列地址。 根据又一个实施例，一种半导体集成电路包括命令解码器，其被配置成提供写命令和读命令；读/写命令控制器，其被配置成响应于写_读命令、与时钟的第一边沿同步地 提供写-读时钟，并且响应于读命令、与时钟的第二边沿同步地提供写-读时钟；以及列地址锁存单元，其被配置成响应于读命令来锁存外部地址作为列地址，并且响应于写_读命 令、通过锁存从移位寄存器单元提供的写地址来提供列地址。 根据再一个实施例，一种半导体集成电路包括命令解码器，其被配置成与时钟的 第一边沿同步地提供读命令；读/写命令控制器，其被配置成响应于读命令、与时钟的第二 边沿同步地提供读时钟；以及列地址锁存单元，其被配置成响应于读命令来锁存外部地址， 并且与时钟的第二边沿同步地提供列地址。 下面，在标题为具体实施方式的一节中描述这些及其它特征、方面和实施例。 附图说明 从下面结合附图进行的详细描述中，将更清楚地理解本公开的主题的以上及其它 方面、特征和其它优点，在附图中 图l是示出了根据本专利技术 图2是示出了根据本专利技术 图3是示出了根据本专利技术 的电路图； 图4是示出了根据本专利技术 的电路图； 图5是示出了根据本专利技术 电路图； 图6是示出了根据本专利技术 单元的框图； 图7是示出了根据本专利技术 择器的电路图； 图8是示出了根据本专利技术 号发生器的电路图； 图9是示出了根据本专利技术 的电路图；以及 图10是图示了根据本专利技术一个实施例的图1中所示半导体集成电路的时钟与命 令之间的关系的时序图。具体实施例方式图1是示出了根据本专利技术一个实施例的包括命令控制器的示例半导体集成电路 的结构的框图。 参照图1 ，在本专利技术一个实施例中，半导体集成电路包括各自具有多个垫的第一和 第二垫部分10和20、具有多个存储体的存储区域'A'以及在存储区域'A'的外围形成的外一个实施例的示例半导体集成电路的结构的框图； 一个实施例的命令控制器的框一个实施例的图1中所示半导体集成电路的命令解码器 一个实施例的图2中所示命令控制器的移位寄存器单元 一个实施例的图2中所示命令控制器的列命令发生器的 一个实施例的图2中所示命令控制器的读/写命令控制 一个实施例的图6中所示读/写命令控制单元的时钟选 一个实施例的图6中所示读/写命令控制单元的突发信 一个实施例的图2中所示命令控制器的列地址锁存单元围电路区域'B'。 外部信号通过第一和第二垫部分10和20的垫被施加于半导体集成电路，且半导 体集成电路的内部信号通过垫被传送到外界。 存储区域'A'的存储体的数目和布置可依据半导体集成电路的配置和/或集成度 而变化。 在一个实施例中，外围电路区域'B'包括命令控制器100。命令控制器100控制存 储区域'A'。在一个实施例中，命令控制器100与上升时钟同步地提供写命令，并且与下降 时钟同步地提供读命令。下文中，将参照附图详细地描述命令控制器100。 图2是示出了根据本专利技术一个实施例的命令控制器的框图。 参照图2，在一个实施例中，命令控制器100包括命令解码器110、移位寄存器单元 135、列地址锁存单元160和突发命令控制器190。 命令解码器110响应于外部命令'CMD'和片选信号'CSB'来提供与上升时钟 'RCLK'或下降时钟'FCLK'对应的第一写命令'EWT'和读命令'RD'。例如，如果外部命令 'CMD'被接收并且定义写模式，则命令解码器110提供与上升时钟'RCLK'同步的第一写命 令'EWT'。如果外部命令'CMD'被接收并且定义读模式，则命令解码器IIO提供与下降时 钟'FCLK'同步的读命令'RD'。因此，如上所述，根据本专利技术一个实施例，可根据外部命令 'CMD'、与时钟的各边沿(与上升时钟和下降时钟对应的上升沿和下降沿)同步地提供读命 令'RD'和第一写命令'EWT'。更具体地说，上升时钟'RCLK'表示与时钟的上升沿同步地生 成的时钟。此外，下降时钟'FCLK'表示与时钟的下降沿同步地生成的时钟。由于根据时钟 信号生成上升和下降时钟在本领域中是已知的，所以将省略关于其生成方案的详细描述。 在一个实施例中，移位寄存器单元135包括列地址移位寄存器120和命令移位寄 存器130。 列地址移位寄存器120响应于外部地址'ADD'、第一写命令'EWT'、上升时钟 'RCLK'和写等待时间'WL〈1:4〉'来提供被延迟了写等待时间'WL〈1:4〉'的写地址'WT_ ADD，。 此外，命令移位寄存器130被配置成响应于第一写命令'EWT'、上升时钟'RCLK'和 写等待时间'WL〈1:4〉'来提供被延迟了写等待时间'WL〈1:4〉'的第二写命令'WT'。 这样的写命令是需要对时钟基准进行时间调整的同步命令。 换言之，半导体集成电路响应于代表写模式的第一写命令'EWT'、以满足实际写 操作所需预定时间要求的内部写命令开始写操作。因此，移位寄存器单元135将外部地址 'ADD'和第一写命令'EWT'与上升时钟'RCLK'同步并且延迟写等待时间'WL〈1:4〉'，由此 提供实际写操作所需的写命令'本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：命令解码器，其响应于定义写和读模式的外部命令，并且被配置成根据所述外部命令来提供写命令并且根据所述外部命令来提供读命令，其中所述命令解码器使用上升时钟和下降时钟来提供所述写和读命令；移位寄存器单元，其被配置成响应于所述写命令将外部地址和所述写命令移位一写等待时间；以及列地址锁存单元，其被配置成在所述读模式下锁存并提供所述外部地址作为列地址，而在所述写模式下锁存并提供从所述移位寄存器单元提供的写地址作为所述列地址。

【技术特征摘要】
KR 2008-12-22 10-2008-0130991一种半导体集成电路，包括命令解码器，其响应于定义写和读模式的外部命令，并且被配置成根据所述外部命令来提供写命令并且根据所述外部命令来提供读命令，其中所述命令解码器使用上升时钟和下降时钟来提供所述写和读命令；移位寄存器单元，其被配置成响应于所述写命令将外部地址和所述写命令移位一写等待时间；以及列地址锁存单元，其被配置成在所述读模式下锁存并提供所述外部地址作为列地址，而在所述写模式下锁存并提供从所述移位寄存器单元提供的写地址作为所述列地址。2. 根据权利要求1所述的半导体集成电路，其中所述写命令与所述上升时钟同步地提供，且所述读命令与所述下降时钟同步地提供。3. 根据权利要求1所述的半导体集成电路，其中所述移位寄存器单元包括命令移位寄存器，其被配置成当所述写命令被激活时通过将所述写命令与所述上升时钟同步来将所述写命令移位所述写等待时间；以及列地址移位寄存器，其被配置成响应于所述写命令、通过将所述外部地址与所述上升时钟同步来将所述外部地址移位所述写等待时间，以便提供所述写地址。4. 一种通过一个地址管脚、使用上升和下降时钟来执行多路复用的半导体集成电路，所述半导体集成电路包括命令解码器，其响应于外部命令，并且被配置成提供第一写命令并且被配置成提供读命令，其中所述写命令与所述上升和下降时钟这二者之一同步地提供，且所述读命令与所述上升和下降时钟中的另一个时钟同步地提供；移位寄存器单元，其被配置成响应于所述写命令将外部地址和所述写命令移位一写等待时间，以便提供写地址和第二写命令；突发命令控制器，其被配置成当预定突发长度被超过时提供突发读_写命令和与所述突发读-写命令对应的突发地址，其中所述突发读_写命令表明附加的写或读操作，所述突发读-写命令和所述突发地址响应于所述第一写命令、所述读命令和突发长度来提供；以及列地址锁存单元，其被配置成在读模式下锁存并提供所述外部地址作为列地址，在写模式下锁存并提供所述写地址作为所述列地址，并且响应于所述突发读_写命令来锁存并提供所述突发地址作为所述列地址。5. 根据权利要求4所述的半导体集成电路，其中所述移位寄存器单元包括命令移位寄存器，其被配置成当所述写命令被激活时通过将所述写命令与所述上升时钟同步以将所述写命令移位所述写等待时间，来输出所述第二写命令；以及列地址移位寄存器，其被配置成响应于所述写命令、通过将所述外部地址与所述上升时钟同步来将所述外部地址移位所述写等待时间。6. 根据权利要求4所述的半导体集成电路，其中所述突发命令控制器包括列命令发生器，其被配置成响应于所述第一写命令和所述读命令来提供写_读命令；读/写命令控制器，其被配置成响应于所述写_读命令、所述读命令、所述第二写命令和所述突发长度来提供写_读时钟和突发信号；突发命令发生器，其被配置成响应于所述写_读命令、所述写_读时钟和所述突发信号来提供突发读-写命令；以及突发地址计数器，其被配置成响应于所述读命令、所述第二写命令、所述突发读_写命令、所述突发长度和所述列地址来提供突发地址。7. 根据权利要求6所述的半导体集成电路，其中所述列命令发生器被配置成提供所述写_读命令，使得当所述第一写命令被激活时所述写命令具有第一电平，且当所述读命令被激活时所述写_读命令具有第二电平。8. 根据权利要求6所述的半导体集成电路...

【专利技术属性】
技术研发人员：李京夏，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]