System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 一种半导体图层中薄层图形的测试结构及测试方法技术_技高网

一种半导体图层中薄层图形的测试结构及测试方法技术

技术编号:41217870 阅读:2 留言:0更新日期:2024-05-09 23:39
本发明专利技术公开了一种半导体图层中薄层图形的测试结构及测试方法,属于半导体工艺制造领域。本发明专利技术对定期制作且需要监控的图形与非监控图形组合设置,测量与其相关的多种特殊结构的电阻,利用被监控图形与其他图形的组合关系反向解析图形线宽及方阻,判断其是否符合要求,从而解决侧凹、注入等薄层图形存在的测试能力不足以及监控及时性不足的问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域,具体涉及半导体图层中薄层图形的测试结构及测试方法


技术介绍

1、在半导体器件的制作过程中,为了对制作工艺进行监控,保证半导体器件的品质,通常的做法是在器件中形成测试结构(test key),这些测试结构也被称作pcm(processcontrol & monitor)。在薄层图形工艺监控方法中,主要以范德堡(van der pauw)结构或者传输线(transmission line method)结构测量方块电阻,以显微分析方法如显微镜、扫描电镜等监控图形线宽,并且也会以范德堡结构结合长条图形测试,利用长条图形电阻值与方块电阻比例计算长条图形有效线宽。

2、然而,有些薄层图形边界在显微分析中难以分辨,例如离子注入后的薄层电阻无法分辨其准确边界,又例如湿法蚀刻图形边界侧凹且被掩膜遮挡而无法测量线宽;同时这些薄层图形往往与其他图形交叠,无法利用范德堡结构测量方阻,常规的做法是利用隔离方法如离子注入、台面刻蚀等工艺手段隔离周围图形的影响,但这样的做法须将隔离图形嵌入被监控薄层图形,破坏了被监控薄层图形的原始边界而导致线宽无法测量;此外一些精细的图形如gaas phemt工艺中的湿法挖槽(wet recess),虽然可以通过扫描电镜等手段测量线宽,但挖槽宽度和外延方阻对器件的开态电阻的均有影响,单纯测试宽度并不足以保障工艺目标,同时扫描电镜综合成本较高,在批量生产中是一个负担。


技术实现思路

1、本专利技术的目的是提供一种半导体图层中薄层图形的测试结构及测试方法,以解决图形与周围结构隔离度不足和图形边界观察困难所导致的监控能力不足的问题。

2、本专利技术包括如下内容:

3、一种半导体图层中薄层图形的测试结构,所述薄层图形为半导体图层中的图形结构,所述薄层图形测试结构包括:

4、衬底,所述衬底包含导电区和非导电区,所述导电区包含被监控薄层图形和非监控薄层图形,所述被监控薄层图形和非监控薄层图形相互组合设置,所述非导电区限定了导电区的边界;

5、焊盘,所述焊盘与导电区相连;

6、所述半导体图层是他非绝缘体薄膜。

7、本专利技术的半导体图层中薄层图形的测试结构,将被监控薄层图形与其他非监控薄层图形组合在一起形成导电区,通过测试导电区电阻,计算求解获得被监控薄层结构的方阻或者关键线宽,能够更好地反应工艺制程的情况,降低质量风险。焊盘用来打线、探针扎入等连接至测试仪表。导电区可以是一个、两个或多个。

8、进一步的,还包括带线,所述带线为金属薄膜、低阻半导体薄膜或导电性材料,所述焊盘和导电区通过带线连接。

9、导电区由带线连接至焊盘,带线可以是金属薄膜、低阻半导体薄膜或其他导电性材料,带线与焊盘结构用来测试导电区的电阻。

10、进一步的,所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置。

11、被监控薄层图形和非监控薄层图形之间可以是条状结构间隔设置,也可以是c形、l形、s形等不规则的结构相互拼接设置,还可以是其他规则图形或不规则异形图形的拼接设置。设置方式可以为交错设置、插指设置、交替排列设置或拼接设置。

12、进一步的,所述导电区的被监控薄层图形和非监控薄层图形为串联设置或并联设置,所述半导体图层中薄层图形的测试结构包括两个以上导电区,所述两个以上导电区的被监控薄层图形和非监控薄层图形均为串联设置,或所述两个以上导电区的被监控薄层图形和非监控薄层图形均为并联设置,或所述两个以上导电区中部分导电区的被监控薄层图形和非监控薄层图形为串联设置部分导电区的被监控薄层图形和非监控薄层图形为并联设置。

13、导电区中的被监控薄层图形和非监控薄层图形相互之间可以串联设置,也可以并联设置。测试结构可以由两个以上的串联设置的导电区拼接在一起,也可以由两个以上并联设置的导电区拼接在一起,还可以由两个以上串联设置和并联设置的导电区拼接在一起。

14、进一步的,所述导电区的个数与被监控参数总数相同或少于被监控参数总数,所述被监控薄层图形的被监控参数可以为方阻、电流、电压或线宽。

15、导电区的个数与所述被监控参数的总数相当,通常不少于所述被监控参数的总数,在于其他监控结构或方法组合使用时,或者某些特殊情况下,所述导电区的个数可以小于所述被监控参数的总数。

16、进一步的,所述衬底包含绝缘钝化层,所述绝缘钝化层位于所述焊盘、带线和导电区下方,所述焊盘、带线和导电区以自身图形限定边界,或:

17、所述绝缘钝化层位于导电区的上方而又位于焊盘、带线下方,所述带线和导电区之间经过通孔穿越绝缘钝化层而连接。

18、进一步的,所述被监控薄层图形与非监控薄层图形方阻不同,被监控薄层图形与非监控薄层图形方阻的比例不在0.9~1.1区间内。

19、进一步的,在所述导电区内,与所述被监控薄层图形对应的非监控薄层图形的尺寸等于或小于工艺需求的特征尺寸,记工艺需求的特征尺寸为x,则拼接图形尺寸为0.8x±0.2x。

20、工艺需求的特征尺寸指工艺规则允许的最小线宽,有时候版图比较简单时候没有用到规则允许的最小线宽,此时特征尺寸指版图中的最小线宽。

21、另一方面,本专利技术提供了一种半导体图层中薄层图形的测试方法,包括如下步骤:

22、s1、s1、在半导体图层中设置被监控薄层图形,所述被监控薄层图形和半导体图层中非监控薄层图形相互组合设置形成导电区,所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置,所述导电区中被监控薄层图形和非监控薄层图形串联或并联设置;

23、s2、加电测得导电区电压、电流;

24、s3、通过s2测得的导电区电压、电流对被监控薄层图形进行监测;或:

25、通过s2测得的导电区电压、电流计算被监控薄层图形方阻或者线宽,通过计算所得的方阻或线宽对被监控薄层图形进行检测。

26、进一步的,所述s3中:

27、当两个均由被监控薄层图形和非监控薄层图形相互串联设置形成的导电区拼接在一起,且两个导电区的被监控薄层图形和非监控薄层图形的数量分别为10个和9个、6个和5个时,所述被监控薄层图形的方阻或线宽的计算方式为:

28、当两个均由被监控薄层图形和非监控薄层图形相互并联设置形成的导电区拼接在一起,且两个导电区的被监控薄层图形和非监控薄层图形的数量分别为5个和4个、3个和2个时,所述被监控薄层图形的方阻或线宽的计算方式为:

29、上述方程组中,两个由被监控薄层图形和非监控薄层图形相互组合设置形成的导电区电阻设分别设为r1、r2,被监控薄层图形方阻分别设为rsh1、rsh2,被监控薄层图形和非监控薄层图形条形结构的长度分别为l1、l2,宽度分别为w1、w2。

30、本专利技术同现有技术相比具有以下优点及效果:

31、1、有效的实现图形的监控,改善半导体工艺监测中的本文档来自技高网...

【技术保护点】

1.一种半导体图层中薄层图形的测试结构,其特征在于,所述薄层图形为半导体图层中的图形结构,所述薄层图形的测试结构包括:

2.根据权利要求1所述的半导体图层中薄层图形的测试结构,其特征在于,还包括带线,所述带线为金属薄膜、低阻半导体薄膜或导电性材料,所述焊盘和导电区通过带线连接。

3.根据权利要求1所述的半导体图层中薄层图形的测试结构,其特征在于,所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置。

4.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构,其特征在于,所述导电区的被监控薄层图形和非监控薄层图形为串联设置或并联设置,所述半导体图层中薄层图形的测试结构包括两个以上导电区,所述两个以上导电区的被监控薄层图形和非监控薄层图形均为串联设置,或所述两个以上导电区的被监控薄层图形和非监控薄层图形均为并联设置,或所述两个以上导电区中部分导电区的被监控薄层图形和非监控薄层图形为串联设置部分导电区的被监控薄层图形和非监控薄层图形为并联设置。

5.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构,其特征在于,所述导电区的个数与被监控参数总数相同或少于被监控参数总数,所述被监控薄层图形的被监控参数可以为方阻、电流、电压或线宽。

6.根据权利要求3所述的半导体图层中薄层图形的测试结构,其特征在于,所述衬底包含绝缘钝化层,所述绝缘钝化层位于所述焊盘、带线和导电区下方,所述焊盘、带线和导电区以自身图形限定边界,或:

7.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构,其特征在于,所述被监控薄层图形与非监控薄层图形方阻不同,所述被监控薄层图形与非监控薄层图形方阻的比例不在0.9~1.1区间内。

8.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构,其特征在于,在所述导电区内,与所述被监控薄层图形对应的非监控图形的尺寸等于或小于工艺需求的特征尺寸,记工艺需求的特征尺寸为X,则拼接图形尺寸为0.8X±0.2X。

9.一种半导体图层中薄层图形的测试方法,其特征在于,包括以下步骤:

10.根据权利要求9所述的半导体图层中薄层图形的测试方法,其特征在于,所述S3中:

...

【技术特征摘要】

1.一种半导体图层中薄层图形的测试结构,其特征在于,所述薄层图形为半导体图层中的图形结构,所述薄层图形的测试结构包括:

2.根据权利要求1所述的半导体图层中薄层图形的测试结构,其特征在于,还包括带线,所述带线为金属薄膜、低阻半导体薄膜或导电性材料,所述焊盘和导电区通过带线连接。

3.根据权利要求1所述的半导体图层中薄层图形的测试结构,其特征在于,所述相互组合设置为交错设置、插指设置、交替排列设置或拼接设置。

4.根据权利要求1-3任一项所述的半导体图层中薄层图形的测试结构,其特征在于,所述导电区的被监控薄层图形和非监控薄层图形为串联设置或并联设置,所述半导体图层中薄层图形的测试结构包括两个以上导电区,所述两个以上导电区的被监控薄层图形和非监控薄层图形均为串联设置,或所述两个以上导电区的被监控薄层图形和非监控薄层图形均为并联设置,或所述两个以上导电区中部分导电区的被监控薄层图形和非监控薄层图形为串联设置部分导电区的被监控薄层图形和非监控薄层图形为并联设置。

5.根据权利要求1-3任一项所述的半导体图层中薄层图...

【专利技术属性】
技术研发人员:王彦硕窦伟伟
申请(专利权)人:杭州立昂东芯微电子有限公司
类型:发明
国别省市:

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