静电放电钳位电路制造技术

静电放电钳位电路包括：连接在第一和第二节点之间的电阻器；连接在第二和第三节点之间的第一电容器；连接在第四和第三节点之间的第二电容器；连接在第五和第三节点之间的第三电容器；基于第二节点的电压提供电源电压或第四节点的电压的第一反相器；基于第四节点的电压提供第一反相器输出电压或第五节点的电压的第二反相器；配置为基于第五节点的电压提供第二反相器输出电压或地电压的第三反相器；和串联在向其提供电源电压的第一节点和向其提供地电压的第三节点之间的第一至第三钳位晶体管。第一钳位晶体管配置为基于第一反相器输出电压操作，第二钳位晶体管配置为基于第二反相器输出电压操作，第三钳位晶体管配置为基于第三反相器输出电压操作。

【技术实现步骤摘要】

本公开涉及一种静电放电钳位电路，更具体地，涉及一种包括多级(或多堆叠)结构的钳位晶体管的静电放电钳位电路。

技术介绍

1、静电放电保护装置可以分为基于硅控整流器(scr)(或晶闸管)的静电放电保护装置或基于场效应晶体管(fet)的静电放电保护装置。

2、基于晶闸管的静电放电保护装置可以使用寄生双极结晶体管

3、(bjt)部件，并且在电路中发生快速跳回(snap-back)现象。相反，基于fet的静电放电保护装置不使用寄生bjt部件，并且通过由fet的导通形成的沟道来释放esd电流。特别地，因为基于fet的静电放电保护装置直接使用fet的导通和截止来释放esd电流，所以可以通过使用低电压fet来设计静电放电保护装置。因此，基于fet的静电放电保护装置可以应用于低电力元件/装置(例如，应用处理器)。

4、由于低电压fet的特性，低电压fet可能非常容易受到超过允许电压的外部电压的影响。因此，设计这样一种静电放电保护装置是非常重要的，该静电放电保护装置能够保护器件免受超过静电放电保护装置的fet的可允许电压的外部电压的影响。<本文档来自技高网...

【技术保护点】

1.一种静电放电钳位电路，包括：

2.根据权利要求1所述的静电放电钳位电路，其中，所述第一钳位晶体管形成在第一双阱中，所述第一双阱形成在衬底上，并且所述第二钳位晶体管形成在第二双阱中，所述第二双阱形成在所述衬底上。

3.根据权利要求2所述的静电放电钳位电路，其中，所述第一双阱包括形成在所述衬底上的第一导电性的第一阱和形成在所述第一阱上的第二导电性的第二阱，并且

4.根据权利要求3所述的静电放电钳位电路，其中，所述第一钳位晶体管包括所述第一导电性的第一扩散区、所述第一导电性的第二扩散区、以及第一栅电极，所述第一扩散区、所述第二扩散区和所述第一栅电极形成在...

【技术特征摘要】

1.一种静电放电钳位电路，包括：

2.根据权利要求1所述的静电放电钳位电路，其中，所述第一钳位晶体管形成在第一双阱中，所述第一双阱形成在衬底上，并且所述第二钳位晶体管形成在第二双阱中，所述第二双阱形成在所述衬底上。

3.根据权利要求2所述的静电放电钳位电路，其中，所述第一双阱包括形成在所述衬底上的第一导电性的第一阱和形成在所述第一阱上的第二导电性的第二阱，并且

4.根据权利要求3所述的静电放电钳位电路，其中，所述第一钳位晶体管包括所述第一导电性的第一扩散区、所述第一导电性的第二扩散区、以及第一栅电极，所述第一扩散区、所述第二扩散区和所述第一栅电极形成在所述第二阱上，

5.根据权利要求4所述的静电放电钳位电路，其中，所述第三钳位晶体管包括所述第一导电性的第七扩散区、所述第一导电性的第八扩散区和第三栅电极，所述第七扩散区、所述第八扩散区和所述第三栅电极形成在所述第四阱上，并且

6.根据权利要求5所述的静电放电钳位电路，还包括：

7.根据权利要求6所述的静电放电钳位电路，其中，所述第四钳位晶体管包括所述第八扩散区、形成在所述衬底上的所述第一导电性的第九扩散区、以及第四栅电极，并且

8.根据权利要求3所述的静电放电钳位电路，其中，所述第一导电性是n型导电性，所述第二导电性是p型导电性。

9.根据权利要求1所述的静电放电钳位电路，其中，所述第一反相器、所述第二反相器和所述第三反相器中的每一个是基于cmos的反相器。

10.根据权利要求1所述的静电放电钳位电路，还包括：

11.一种静电放电钳位电路，包括：

【专利技术属性】
技术研发人员：金锡震，赵相容，金彦局，全灿熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：