一种ＲＬＤＲＡＭ　ＳＩＯ存储器访问控制方法和装置制造方法及图纸

本发明专利技术公开了一种ＲＬＤＲＡＭ?ＳＩＯ存储器访问控制方法和装置，对输入的读写命令进行地址解析和分开保存，并对分开保存的读写命令进行统一排序得到操作命令队列，同时将输入的数据包解析成子数据片；输出子数据片以及操作命令队列中的读写命令到ＲＬＤＲＡＭ?ＳＩＯ存储器。该装置包括：输入操作控制模块、缓存模块和输出操作控制模块。本发明专利技术在现有ＩＰ核基础上对读写操作的访问地址进行了优化，并且合理安排存储器的读、写命令发送顺序，使读写操作达到带宽的高效利用，大幅度提高ＲＬＤＲＡＭ?ＳＩＯ存储器带宽利用率。

【技术实现步骤摘要】

本专利技术涉及RLDRAM(Reduced Latency Dynamic Random Access Memory，低延时动 态随机访问存储器)
，尤其涉及一种RLDRAM SIO (独立I/O)存储器访问控制方法 和装置。
技术介绍
当今的高速网络应用需要高带宽和高密度存储器解决方案，不仅要求较高的工作 速度、而且对存储器同时进行读写操作的应用也涌现出来。这对网络数据包动态缓存存储 器的容量和存取速率也提出了更高的要求。相比一般的DRAM (Random Access Memory，随 机存储器)，RLDRAM存储器采用了内部预充电和内置启动，使得寻址过程可以在单周期内 完成，所以它比一般的DRAM具有低延迟的特点，使其成为网络数据包缓存的一个较佳的选 择。RLDRAM存储器分为RLDRAM CIO(共用I/O)和RLDRAM SIO两种，其中RLDRAM SIO存储 器由于其写数据线和读数据线独立，可以同时进行读写操作，极大提高了带宽利用率。所以 RLDRAM SIO存储器是非常适合于网络应用的。目前，虽然RLDRAM SIO存储器具有良好的架构和性能，但是现有的对输入的读写 命令的地址解析和缓存方式没有充分考虑到RLDRAM SIO存储器的访问配置要求，以及子数 据片写入内部体bank最小访问间隔tRC(active to active/auto refresh command time) 的限制对输出操作命令过程造成的影响，导致在使用的过程中，RLDRAM SIO存储器很难实 现较高的带宽利用率。例如，如图1所示，elk为时钟周期线，cmd为输出操作命令线，在存 储器配置为BL(burst length，突发长度)=tRC = 4cycle, cycle为时钟周期，子数据片 写入内部体bank个数=8时，在某个时间段只有写命令的情况下，对相同的内部体的访问 间隔必须大于等于4个时钟周期，而每个输入的写命令均依次访问同一个内部体地址，这 样写数据线Wdata的有效利用率只有约50%。又例如，如图2所示，也是在存储器配置为BL = tRC = 4cycle,子数据片写入内部 体bank个数=8时，在每个命令周期中同时具有写命令和读命令的情况下，按照输入命令 的原有顺序执行，写数据线Wdata的有效利用率和读数据线Rdata的有效利用率均很低。因此，如何进一步提高RLDRAM SIO存储器读写效率是本领域技术人员亟待解决的 问题。
技术实现思路
本专利技术要解决的技术问题是，提供一种RLDRAM SIO存储器访问控制方法和装置， 提高RLDRAM SIO存储器读写操作的效率。本专利技术采用的技术方案是，所述RLDRAM SIO存储器访问控制方法，包括对输入的读写命令进行地址解析和分开保存，并对分开保存的读写命令进行统一 排序得到操作命令队列，同时将输入的数据包解析成子数据片；输出所述子数据片以及操作命令队列中的读写命令到RLDRAM SIO存储器。进一步的，所述对输入的读写命令进行地址解析和分开保存的具体过程包括将包含数据单元写入地址和子数据片写入内部体地址的二维地址信息依次分别 与写命令和读命令建立对应访问关系；将写命令及其访问的所述二维地址信息缓存入写命令队列，将读命令及其访问的 所述二维地址信息缓存入读命令队列。进一步的，所述将包含数据单元写入地址和子数据片写入内部体地址的二维地址 信息依次分别与写命令和读命令建立对应访问关系，包括对于写命令，将数据单元写入地址与写命令建立对应访问关系，在每个数据单元 写入地址中，再将子数据片写入内部体地址按照编号从小到大依次与写命令建立对应访问 关系，使每一个写命令具有包含数据单元写入地址和子数据片写入内部体地址的二维地址 fn息；对于读命令，将数据单元写入地址与读命令建立对应访问关系，在每个数据单元 写入地址中，再将子数据片写入内部体地址按照编号从小到大依次与读命令建立对应访问 关系，使每一个读命令具有包含数据单元写入地址和子数据片写入内部体地址的二维地址 fn息ο进一步的，所述对分开保存的读写命令进行统一排序得到的操作命令队列的具体 过程，包括基于相同子数据片写入内部体最小访问间隔的要求，对写命令队列和读命令队 列进行重新排序得到操作命令队列。进一步的，所述基于相同子数据片写入内部体最小访问间隔的要求，对分开保存 的写命令和读命令进行重新排序得到的操作命令队列，包括在写命令队列和读命令队列中分别按照子数据片写入内部体编号从小到大处理 读命令和写命令，对取出的第一个命令直接存入操作命令队列，从第二个命令开始执行下 面的步骤步骤一、判断前一个命令是读命令还是写命令，若前一个命令是写命令，则跳转步 骤二，若前一个命令是读命令，则跳转步骤三；步骤二、判断读命令队列中是否为空，若为空，则跳转步骤五，若不为空，则跳转步 骤四；步骤三、判断写命令队列中是否为空，若为空，则跳转步骤四，若不为空，则，跳转 步骤五；步骤四、从读命令队列中取出当前读命令访问的子数据片写入内部体编号，判断 当前读命令访问的子数据片写入内部体编号是否大于前一个写命令访问的子数据片写入 内部体编号，或者，前一个写命令访问的子数据片写入内部体编号与当前读命令访问的子 数据片写入内部体编号之差是否大于等于2(tRC-T)/BL，T为一个命令周期内写命令和读 命令之间的间隔，若是，则将当前读命令存入操作命令队列，否则将后一个写命令存入操作 命令队列，当前读命令仍然待处理，跳转步骤一；步骤五、从写命令队列中取出当前写命令访问的子数据片写入内部体编号，判断 当前写命令访问的子数据片写入内部体编号是否大于前一个读命令访问的子数据片写入 内部体编号，或者，前一个读命令访问的子数据片写入内部体编号与当前写命令访问的子 数据片写入内部体编号之差是否大于等于2 (tRC-T)/BL，若是，则将当前写命令存入操作命6令队列，否则将后一个读命令存入操作命令队列，当前写命令仍然待处理，跳转步骤一。进一步的，所述将输入的数据包解析成子数据片的过程包括将输入的数据包划分为数据单元，将每个数据单元划分为与RLDRAM SIO存储器内 部体数量相等的子数据片。对于某个时间段输入的只有读命令或者只有写命令的情况，虽然利用上述RLDRAM SIO存储器访问控制方法已经可以达到提高RLDRAM SIO存储器读写操作效率的专利技术目的， 但是，本专利技术还提供一种专门针对只有读命令或者只有写命令的简化的技术方案，即，一种RLDRAM SIO存储器访问控制方法，包括对输入的读命令或者写命令进行地址解析和缓存得到操作命令队列，并且，当输 入的是写命令时，将输入的数据包解析成子数据片；输出所述子数据片以及操作命令队列中的读命令或者写命令到RLDRAMSI0存储ο所述对输入的读命令或者写命令进行地址解析和缓存得到的操作命令队列，包 括将包含数据单元写入地址和子数据片写入内部体地址的二维地址信息依次与写 命令或读命令建立对应访问关系；将写命令及其访问的所述二维地址信息缓存入操作命令队列，或者，将读命令及 其访问的所述二维地址信息缓存入操作命令队列。本专利技术还提供一种RLDRAM SIO存储器访问控制装置，包括输入操作控制模块，用于对输入的读写命令和数本文档来自技高网...

【技术保护点】
一种ＲＬＤＲＡＭＳＩＯ存储器访问控制方法，其特征在于，对输入的读写命令进行地址解析和分开保存，并对分开保存的读写命令进行统一排序得到操作命令队列，同时将输入的数据包解析成子数据片；输出所述子数据片以及操作命令队列中的读写命令到ＲＬＤＲＡＭＳＩＯ存储器。

【技术特征摘要】

【专利技术属性】
技术研发人员：张兰君，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]