【技术实现步骤摘要】
本专利技术涉及半导体领域，尤其涉及一种半导体测试结构及半导体测试方法。
技术介绍
1、在半导体
中，随着工艺节点的降低，多晶硅间距最小设计规则(polyspace minimum dr)，比如90nm到65nm节点工艺的多晶硅间距从140nm下降到120nm。间距的降低可能会导致化学气相沉积工艺(cvd)绝缘层沉积(insulator layer deposition，简称ild)产生孔洞(void)11，如图1所示。绝缘层沉积产生孔洞的主要是因为沉积对台阶覆盖率有一定的要求。台阶覆盖率(step coverage)是衡量沉积质量的重要参数。如果晶圆表面有断层或凹凸不平的地方，就不可能形成厚度均匀的薄膜。台阶覆盖率是考量膜层跨台阶时，在台阶处厚度损失的一个指标，即跨台阶处的膜层厚度与平坦处膜层厚度的比值。台阶覆盖率越接近1，表明跨台阶处(底部或侧壁)膜层厚度与平坦处膜层相差越少，越远离1(即越小于1)表明跨台阶处的膜层厚度对比平坦处膜层厚度越薄，绝缘层沉积的底部厚度为a，平面厚度为b，侧壁厚度为c，绝缘层沉积的侧壁台阶覆盖率为c/b，底部台阶覆盖率为a/b。如图2所示，孔洞11的存在会导致两个不同位置的通孔21连接在一起，从而导致整个产品的电路短路。
2、因此，如何改进绝缘层沉积工艺，提高半导体结构的稳定性，是目前需要解决的问题。
技术实现思路
1、本专利技术所要解决的技术问题是如何改进绝缘层沉积工艺，提高半导体结构的稳定性，提供一种半导体测试结构及半导体测试方法
2、为了解决上述问题，本专利技术提供了一种半导体测试结构，包括：衬底，所述衬底表面具有第一有源区；多晶硅层，位于所述衬底表面，所述多晶硅层具有汇合部以及部分位于所述第一有源区表面的至少两第一延伸部，所有所述第一延伸部位于所述汇合部的第一侧、且沿第一方向延伸、沿第二方向排布；相邻两所述第一延伸部之间的所述第一有源区表面具有第一通孔与第二通孔，所述第一通孔与第二通孔沿所述第一方向排列。
3、在一些实施例中，所述第一通孔连接至第一焊盘，所述第二通孔连接至第二焊盘，通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
4、在一些实施例中，所述多晶硅层在所述汇合部的第一侧具有多个第一延伸部，且每两相邻所述第一延伸部之间具有沿所述第一方向排列的第一通孔与第二通孔；所有所述第一通孔与所有所述第二通孔串联形成串联结构，且所述串联结构一端连接至所述第一焊盘，另一端连接至所述第二焊盘。
5、在一些实施例中，各相邻两所述第一延伸部之间的第一通孔与第二通孔的排布方式相同。
6、在一些实施例中，所述汇合部位于所述第一有源区以外。
7、在一些实施例中，所述衬底表面还具有第二有源区；所述汇合部上还具有第三通孔；所述多晶硅层还具有部分位于所述第二有源区表面的至少两第二延伸部，所有所述第二延伸部位于所述汇合部的与所述第一侧相对的第二侧、且沿与所述第一方向相反的方向延伸、沿所述第二方向排布，相邻两所述第二延伸部之间的所述第二有源区表面具有两第四通孔；所述第三通孔连接至第三焊盘，所述第四通孔连接至第四焊盘，通过分别向所述第三焊盘以及所述第四焊盘施加测量电压能够检测接触孔位移偏差。
8、在一些实施例中，所述汇合部位于所述第一有源区以及所述第二有源区之间，且所述汇合部在所述衬底上的正投影与所述第一有源区以及所述第二有源区均不重合。
9、在一些实施例中，所述汇合部在对应每两相邻所述第一延伸部之间的位置具有一第三通孔，所有所述第三通孔并联连接至所述第三焊盘。
10、在一些实施例中，所述多晶硅层在所述汇合部的第二侧具有多个所述第二延伸部，且每两相邻所述第二延伸部之间具有沿所述第一方向排列的两第四通孔，所有所述第四通孔并联连接至所述第四焊盘。
11、为了解决上述问题，本专利技术提供了一种半导体测试结构，包括：衬底，所述衬底表面具有第一有源区及第二有源区；多晶硅层位于所述衬底表面，所述多晶硅层包括第一多晶硅结构及第二多晶硅结构，所述第一多晶硅结构包括至少两沿第一方向延伸、第二方向排布的第一多晶硅条，且所述第一多晶硅条在所述衬底上的正投影与所述第一有源区以及所述第二有源区均部分重合，所述第二多晶硅结构包括至少两沿第一方向延伸、第二方向排布的第二多晶硅条，且所述第二多晶硅条在所述衬底上的正投影与所述第一有源区部分重合；第一通孔，位于所述第一有源区表面且位于所述第一多晶硅结构远离第二有源区的一侧，并连接至第一焊盘；第二通孔，位于所述第二有源区表面且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第二焊盘；通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
12、为了解决上述问题，本专利技术提供了一种半导体测试结构，包括：衬底，所述衬底表面具有第一有源区及第二有源区；多晶硅层，位于所述衬底表面，所述多晶硅层包括第一多晶硅结构及第二多晶硅结构，所述第一多晶硅结构及所述第二多晶硅结构在所述衬底上的正投影与所述第一有源区以及所述第二有源区均部分重合；第一通孔，位于所述第一有源区表面，且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第一焊盘；第二通孔，位于所述第二有源区表面，且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第二焊盘；通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
13、为了解决上述问题，本专利技术提供了一种半导体测试方法，包括如下步骤：提供一半导体测试结构，所述半导体测试结构采用本专利技术所述的半导体测试结构；测量所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻。
14、在一些实施例中，还包括如下步骤：提供多个半导体测试结构，同一所述半导体测试结构的相邻两第一延伸部的第一间距相同，不同所述半导体测试结构的相邻两第一延伸部的第一间距不同，同一所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距相同，不同所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距不同；测量每一所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻；建立所述第一间距及第二间距与所述第一通孔及所述第二通孔之间的电阻的对应关系，以完成对半导体工艺窗口的监控。
15、在一些实施例中，还包括如下步骤：所述方法进一步包括：将测量所得的每一半导体测试结构的所述第一通孔及所述第二通孔之间的电阻分别与预设阈值进行对比，获取满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距，进而获得半导体工艺窗口参数。
16、在一些实施例中，所述半导体测试方法进一步包括：对满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距排序，根据所述第一间距及第二间距的最小值和最大值确认工艺窗口参数范围。
17、上述技术方案通过设置多晶本文档来自技高网...
【技术保护点】
1.一种半导体测试结构，其特征在于，包括：
2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一通孔连接至第一焊盘，所述第二通孔连接至第二焊盘，通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
3.根据权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层在所述汇合部的第一侧具有多个第一延伸部，且每两相邻所述第一延伸部之间具有沿所述第一方向排列的第一通孔与第二通孔；
4.根据权利要求3所述的半导体测试结构，其特征在于，各相邻两所述第一延伸部之间的第一通孔与第二通孔的排布方式相同。
5.根据权利要求1所述的半导体测试结构，其特征在于，所述汇合部位于所述第一有源区以外。
6.根据权利要求1所述的半导体测试结构，其特征在于，
7.根据权利要求6所述的半导体测试结构，其特征在于，所述汇合部位于所述第一有源区以及所述第二有源区之间，且所述汇合部在所述衬底上的正投影与所述第一有源区以及所述第二有源区均不重合。
8.根据权利要求6所述的半导体测试结构，其特
9.根据权利要求6所述的半导体测试结构，其特征在于，所述多晶硅层在所述汇合部的第二侧具有多个所述第二延伸部，且每两相邻所述第二延伸部之间具有沿所述第一方向排列的两第四通孔，所有所述第四通孔并联连接至所述第四焊盘。
10.一种半导体测试结构，其特征在于，包括：
11.一种半导体测试结构，其特征在于，包括：
12.一种半导体测试方法，其特征在于，包括如下步骤：
13.根据权利要求12所述的方法，其特征在于，还包括如下步骤：
14.根据权利要求13所述的方法，其特征在于，所述方法进一步包括：将测量所得的每一半导体测试结构的所述第一通孔及所述第二通孔之间的电阻分别与预设阈值进行对比，获取满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距，进而获得半导体工艺窗口参数。
15.根据权利要求14所述的方法，其特征在于，所述半导体测试方法进一步包括：对满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距排序，根据所述第一间距及第二间距的最小值和最大值确认工艺窗口参数范围。
16.根据权利要求12所述的方法，其特征在于，当所述半导体测试结构还包括所述第三通孔及所述第四通孔时，所述方法还包括如下步骤：
...【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：
2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一通孔连接至第一焊盘，所述第二通孔连接至第二焊盘，通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
3.根据权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层在所述汇合部的第一侧具有多个第一延伸部，且每两相邻所述第一延伸部之间具有沿所述第一方向排列的第一通孔与第二通孔；
4.根据权利要求3所述的半导体测试结构，其特征在于，各相邻两所述第一延伸部之间的第一通孔与第二通孔的排布方式相同。
5.根据权利要求1所述的半导体测试结构，其特征在于，所述汇合部位于所述第一有源区以外。
6.根据权利要求1所述的半导体测试结构，其特征在于，
7.根据权利要求6所述的半导体测试结构，其特征在于，所述汇合部位于所述第一有源区以及所述第二有源区之间，且所述汇合部在所述衬底上的正投影与所述第一有源区以及所述第二有源区均不重合。
8.根据权利要求6所述的半导体测试结构，其特征在于，所述汇合部在对应每两相邻所述第一延伸部之间的位置具有一第三通孔，所有所述第三通孔并联连接至所述第三焊盘。
9.根据权利要...
【专利技术属性】
技术研发人员：谷东光，李留洋，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：
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