【技术实现步骤摘要】
本公开实施例涉及半导体领域，特别涉及一种半导体结构及制备方法。
技术介绍
1、随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升存储器的工作速度和降低它的功耗，金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)器件的特征尺寸不断缩小，mosfet器件面临一系列的挑战。例如，为了实现器件线宽的减小，半导体结构已经开始由埋置字线结构向环绕式栅极晶体管结构(gate-all-around，gaa)方向发展，然而存储器件的集成度主要由单位存储单元所占据的面积确定，即存储容量也受到尺寸的限制。
2、如何提高半导体存储单元的面积增加存储容量并进一步提高存储密度，已成为本领域技术人员亟待解决的一个重要问题。
技术实现思路
1、本公开实施例提供一种半导体结构及制备方法，至少有利于提升半导体结构的存储容量。
2、根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制备方法，包括：提供基底，基底内具有导电层，基底上具有掩膜层，基底包括阵列区以及外围区，外围区的掩膜层的顶面高于阵列区的掩膜层的顶面，阵列区的基底内具有贯穿掩膜层厚度的凹槽，凹槽的底部暴露出导电层的表面；形成导电膜，导电膜填充满凹槽，且导电膜还位于掩膜层的表面；形成缓冲层，缓冲层位于导电膜的表面；去除位于外围区的缓冲层、导电膜以及部分厚度的掩膜层，以使位于外围区的掩膜层的顶面不高于阵列区的导电膜的
3、在一些实施例中，阵列区的导电膜的顶面不高于外围区的掩膜层的顶面；去除位于外围区的缓冲层、导电膜以及部分厚度的掩膜层的工艺步骤包括：去除位于外围区的缓冲层以及导电膜；去除部分厚度的掩膜层。
4、在一些实施例中，采用干法刻蚀工艺去除位于外围区的缓冲层以及导电膜。
5、在一些实施例中，去除位于外围区的缓冲层、导电膜以及部分厚度的掩膜层的工艺步骤包括：采用干法刻蚀工艺去除位于外围区的缓冲层以及导电膜的同时，去除部分厚度的外围区的掩膜层。
6、在一些实施例中，去除高于基底表面的缓冲层、掩膜层以及导电膜的工艺步骤包括：去除阵列区的缓冲层；采用干法刻蚀工艺去除掩膜层以及高于基底表面的导电膜。
7、在一些实施例中，形成凹槽的工艺步骤包括：在掩膜层表面形成具有第一凹槽的第一图案层，第一凹槽位于阵列区的基底上，且多个第一凹槽沿第一方向间隔排布；形成填充层，填充层填充满第一凹槽；在第一图案层表面以及填充层表面形成具有第二凹槽的第二图案层，多个第二凹槽沿第二方向间隔排布，第一方向与第二方向平行且不重合，第二凹槽与第一凹槽的排布方向与第一方向的夹角小于90°；以第一图案层以及第二图案层为掩膜，沿第一凹槽和第二凹槽刻蚀掩膜层以及基底，形成凹槽。
8、在一些实施例中，第一图案层还包括第三凹槽，填充层填充满第三凹槽。
9、在一些实施例中，形成具有第一凹槽以及第三凹槽的第一图案层的工艺步骤包括：在掩膜层表面形成层叠的第一介质膜以及第一掩膜，在第一掩膜表面形成具有间隔排布的通孔的第一掩膜层；形成环绕第一掩膜层侧面的第一侧壁层，第一侧壁层位于所述通孔内；去除第一掩膜层；以第一侧壁层为掩膜，刻蚀第一掩膜形成第二掩膜层；在第二掩膜层以及第一介质膜的表面形成第二侧壁膜；刻蚀位于第二掩膜层顶面的第二侧壁膜以及位于相邻第二掩膜层之间且位于第一介质膜顶面的第二侧壁膜，保留位于第二掩膜层侧面的第二侧壁膜作为第二侧壁层；去除第二掩膜层形成第三凹槽的同时，刻蚀部分厚度位于相邻第二侧壁层之间的第一介质膜形成第一凹槽，剩余的第一介质膜以及第二侧壁层作为第一图案层。
10、在一些实施例中，第二图案层还包括第四凹槽；形成具有第二凹槽以及第四凹槽的第二图案层的工艺步骤与形成第一图案层的工艺步骤相同。
11、在一些实施例中，在形成第一图案层之前包括：在基底表面形成层叠的第一下掩膜层以及第二下掩膜层，在同一刻蚀工艺中，第一下掩膜层的材料的刻蚀速率与第二下掩膜层的材料的刻蚀速率以及基底的材料的刻蚀速率不同；在第二下掩膜层内形成第一沟槽；在第一下掩膜层内形成第二沟槽，去除第二下掩膜层，第二沟槽作为凹槽的一部分，剩余的第一下掩膜层作为掩膜层。
12、在一些实施例中，沿垂直于基底表面的方向上，第一下掩膜层的厚度范围为300nm～800nm。
13、在一些实施例中，沿垂直于基底表面的方向上，第二下掩膜层的厚度范围为100nm～500nm。
14、在一些实施例中，缓冲层为旋涂硬掩膜层。
15、在一些实施例中，基底至少包括层叠的初始基底、第一牺牲层、第一支撑层、第二牺牲层以及第二支撑层，导电层位于初始基底内，凹槽贯穿第一牺牲层、第一支撑层、第二牺牲层以及第二支撑层的厚度，暴露出导电层的表面。根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，包括：基底，基底内具有导电层，基底包括阵列区以及外围区；第一电极，第一电极位于阵列区的基底内。
16、在一些实施例中，第一电极位于导电层的表面，第一电极与导电层电连接。
17、本公开实施例提供的技术方案至少具有以下优点：
18、本公开实施例提供的技术方案中，通过先形成导电膜，导电膜位于凹槽内，然后刻蚀去除掩膜层的方法，如此，可以避免去除掩膜层的过程中，对已形成的凹槽的侧壁造成损伤，从而使凹槽的宽度增大的问题。本申请先形成导电膜后去除掩膜层可以精准控制凹槽尺寸的精度，即控制形成的电容孔的尺寸的精度，保证后续形成的电容结构的存储面积较大，从而使得半导体结构具有较大的存储容量。此外，在去除掩膜层之前，将外围区的掩膜层的顶面与阵列区的导电膜的顶面齐平，可以避免对顶部的支撑层的损伤，形成的导电膜也可以保护位于基底内的支撑层的损伤，使得支撑层均具有足够的支撑力度，可以避免由于顶部的支撑层以及中间的支撑层的支撑力度不够导致电容结构倾斜的情况发生。
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1.一种半导体结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述阵列区的导电膜的顶面不高于所述外围区的掩膜层的顶面；去除位于所述外围区的所述缓冲层、所述导电膜以及部分厚度的所述掩膜层的工艺步骤包括：去除位于所述外围区的缓冲层以及导电膜；去除部分厚度的所述掩膜层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，采用干法刻蚀工艺去除位于所述外围区的缓冲层以及导电膜。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除位于所述外围区的缓冲层、所述导电膜以及部分厚度的所述掩膜层的工艺步骤包括：采用干法刻蚀工艺去除位于所述外围区的缓冲层以及导电膜的同时，去除部分厚度的所述外围区的掩膜层。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除高于所述基底表面的缓冲层、掩膜层以及导电膜的工艺步骤包括：去除阵列区的所述缓冲层；采用干法刻蚀工艺去除掩膜层以及高于所述基底表面的导电膜。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述凹槽的工
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一图案层还包括第三凹槽，所述填充层填充满所述第三凹槽。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，形成具有第一凹槽以及第三凹槽的第一图案层的工艺步骤包括：
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述第二图案层还包括第四凹槽；形成具有所述第二凹槽以及第四凹槽的所述第二图案层的工艺步骤与形成所述第一图案层的工艺步骤相同。
10.根据权利要求6所述的半导体结构的制备方法，其特征在于，在形成第一图案层之前包括：在所述基底表面形成层叠的第一下掩膜层以及第二下掩膜层，在同一刻蚀工艺中，所述第一下掩膜层的材料的刻蚀速率与所述第二下掩膜层的材料的刻蚀速率以及所述基底的材料的刻蚀速率不同；在所述第二下掩膜层内形成第一沟槽；在所述第一下掩膜层内形成第二沟槽，去除所述第二下掩膜层，所述第二沟槽作为所述凹槽的一部分，剩余的所述第一下掩膜层作为所述掩膜层。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，沿垂直于所述基底表面的方向上，所述第一下掩膜层的厚度范围为300nm～800nm。
12.根据权利要求10所述的半导体结构的制备方法，其特征在于，沿垂直于所述基底表面的方向上，所述第二下掩膜层的厚度范围为100nm～500nm。
13.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述缓冲层为旋涂硬掩膜层。
14.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述基底至少包括层叠的初始基底、第一牺牲层、第一支撑层、第二牺牲层以及第二支撑层，所述导电层位于所述初始基底内，所述凹槽贯穿所述第一牺牲层、第一支撑层、第二牺牲层以及第二支撑层的厚度，暴露出所述导电层的表面。
15.一种如权利要求1～14任一项所述的半导体结构制备方法制备的半导体结构，其特征在于，包括：
16.根据权利要求15所述的半导体结构，其特征在于，所述第一电极位于所述导电层的表面，所述第一电极与导电层电连接。
...【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述阵列区的导电膜的顶面不高于所述外围区的掩膜层的顶面；去除位于所述外围区的所述缓冲层、所述导电膜以及部分厚度的所述掩膜层的工艺步骤包括：去除位于所述外围区的缓冲层以及导电膜；去除部分厚度的所述掩膜层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，采用干法刻蚀工艺去除位于所述外围区的缓冲层以及导电膜。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除位于所述外围区的缓冲层、所述导电膜以及部分厚度的所述掩膜层的工艺步骤包括：采用干法刻蚀工艺去除位于所述外围区的缓冲层以及导电膜的同时，去除部分厚度的所述外围区的掩膜层。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除高于所述基底表面的缓冲层、掩膜层以及导电膜的工艺步骤包括：去除阵列区的所述缓冲层；采用干法刻蚀工艺去除掩膜层以及高于所述基底表面的导电膜。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述凹槽的工艺步骤包括：在所述掩膜层表面形成具有第一凹槽的第一图案层，所述第一凹槽位于所述阵列区的基底上，且多个所述第一凹槽沿第一方向间隔排布；
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一图案层还包括第三凹槽，所述填充层填充满所述第三凹槽。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，形成具有第一凹槽以及第三凹槽的第一图案层的工艺步骤包括：
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述第二图案层还包...
【专利技术属性】
技术研发人员：宛强，夏军，占康澍，问明亮，郭彦平，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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