【技术实现步骤摘要】
本专利技术涉及半导体器件，尤其是涉及一种半导体装置和半导体装置的制造方法。
技术介绍
1、绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)，是由双极型三极管(bipolar junction transi stor，bjt)和绝缘栅型场效应管(metaloxidesemiconductor，mos)组成的复合全控型电压驱动式功率半导体器件,兼有高输入阻抗和低导通压降两方面的优点，因此在功率电路，比如交流电机、变频器、开关电源、照明电路等得到了广泛的应用。
2、在相关技术中，沟槽栅型的igbt在栅极电极与集电极之间存在寄生电容，“栅极-集电极电容”称为cgc，“栅极-发射极电容”称为cge，如果cgc过大，一方面，会导致igbt的截止以及导通的速度变缓，通断损耗增加，另一方面，会使cge/cgc比值过小，栅极发射极两端压降较大，电路容易振荡和损坏，从而导致igbt的工作性能较差。
技术实现思路
1、本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术的一个目的在于提出一种半导体装置，该半导体装置的栅极-集电极电容更小，工作性能更佳。
2、本专利技术进一步地提出了一种半导体装置的制造方法。
3、根据本专利技术实施例的半导体装置，包括：基体，所述基体具有第一主面和第二主面，所述第一主面和所述第二主面在第一方向上相互间隔；第一导电类型的漂移层，所述漂移层设置于所述基体且位于所述第一主面和所
4、由此，通过使通过使多个沟槽包括第一沟槽和第二沟槽，并且使第一沟槽从第一主面朝向第一方向延伸至漂移层中，使第二沟槽第一方向远离第一主面的一端间隔设置于漂移层朝向第一主面的一侧，这样可以减小cgc，增加cge/cgc比值，不仅可以提高半导体装置的通断速度，降低通断损耗，而且可以避免由于栅极电压震荡导致的误开启，提升半导体装置的可靠性。
5、在本专利技术的一些示例中，所述第一沟槽为多个，多个所述第一沟槽组成多个第一沟槽组，所述第一沟槽组包括至少两个第二方向间隔设置的第一沟槽，多个所述第一沟槽组在第二方向上间隔设置，相邻两个所述第一沟槽组之间设置有至少一个所述第二沟槽。
6、在本专利技术的一些示例中，所述第一沟槽组包括两个第二方向间隔设置的第一沟槽，相邻两个所述第一沟槽组之间设置有一个所述第二沟槽；或相邻两个所述第一沟槽组之间设置有两个所述第二沟槽。
7、在本专利技术的一些示例中，所述体层包括第一体层和第二体层，每个所述第一沟槽组中的相邻两个所述第一沟槽之间设置有所述第一体层，相邻两个所述第一沟槽组之间设置有所述第二体层，所述第一体层第一方向上的深度大于所述第二体层第一方向上的深度。
8、在本专利技术的一些示例中，所述第一沟槽在第一方向上穿设所述第一体层且延伸至所述漂移层，所述第二沟槽第一方向上的深度小于所述第二体层第一方向上的深度。
9、在本专利技术的一些示例中，所述第二体层的离子掺杂浓度大于所述第一体层的离子掺杂浓度。
10、根据本专利技术实施例的半导体装置的制造方法用于制造以上所述的半导体装置，所述半导体装置的制造方法包括以下步骤：制备衬底；在所述衬底中刻蚀所述第一沟槽和所述第二沟槽。
11、在本专利技术的一些示例中，所述在所述衬底中刻蚀所述第一沟槽和所述第二沟槽的步骤之后，半导体装置的制作方法还包括：在所述衬底、所述第一沟槽和所述第二沟槽的表面生长氧化绝缘层；在所述氧化绝缘层表面沉积多晶硅，且对所述多晶硅进行刻蚀；在所述衬底注入第一掺杂浓度的第二导电类型掺杂剂，形成第一体层，在所述衬底注入第二掺杂浓度的第二导电类型掺杂剂，形成第二体层，其中，第一掺杂浓度小于第二掺杂浓度；在所述第一体层对应所述第一沟槽的两侧和所述第二体层对应所述第二沟槽的两侧均注入第一导电类型掺杂剂，形成源区。
12、在本专利技术的一些示例中，所述在所述第一体层对应所述第一沟槽的两侧和所述第二体层对应所述第二沟槽的两侧均注入第一导电类型掺杂剂，形成源区的步骤之后，半导体装置的制造方法还包括：在所述氧化绝缘层和所述多晶硅的表面沉积介质层，并在所述介质层和所述氧化绝缘层表面刻蚀接触孔；在所述介质层上表面和所述接触孔处设置发射极金属层。
13、在本专利技术的一些示例中，所述在所述介质层上表面和所述接触孔处设置发射极金属层的步骤之后，半导体装置的制造方法还包括：在所述衬底注入第一导电类型掺杂剂，形成与所述第一体层和所述第二体层间隔设置的场截止层；在所述衬底对应所述场截止层的下方的部分注入第二导电类型掺杂剂，形成集电极层；在所述集电极层的下表面设置集电极金属层。
14、本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
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1.一种半导体装置，其特征在于，包括：
2.根据权利要求1所述的半导体装置，其特征在于，所述第一沟槽(161)为多个，多个所述第一沟槽(161)组成多个第一沟槽组(1611)，所述第一沟槽组(1611)包括至少两个第二方向间隔设置的第一沟槽(161)，多个所述第一沟槽组(1611)在第二方向上间隔设置，相邻两个所述第一沟槽组(1611)之间设置有至少一个所述第二沟槽(162)。
3.根据权利要求2所述的半导体装置，其特征在于，所述第一沟槽组(1611)包括两个第二方向间隔设置的第一沟槽(161)，相邻两个所述第一沟槽组(1611)之间设置有一个所述第二沟槽(162)；或
4.根据权利要求2所述的半导体装置，其特征在于，所述体层(12)包括第一体层(121)和第二体层(122)，每个所述第一沟槽组(1611)中的相邻两个所述第一沟槽(161)之间设置有所述第一体层(121)，相邻两个所述第一沟槽组(1611)之间设置有所述第二体层(122)，所述第一体层(121)第一方向上的深度大于所述第二体层(122)第一方向上的深度。
5.根据权
6.根据权利要求5所述的半导体装置，其特征在于，所述第二体层(122)的离子掺杂浓度大于所述第一体层(121)的离子掺杂浓度。
7.一种半导体装置的制造方法，用于制造权利要求1-6中任一项所述的半导体装置，其特征在于，包括以下步骤：
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，所述在所述衬底中刻蚀所述第一沟槽(161)和所述第二沟槽(162)的步骤之后，还包括：
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，所述在所述第一体层(121)对应所述第一沟槽(161)的两侧和所述第二体层(122)对应所述第二沟槽(162)的两侧均注入第一导电类型掺杂剂，形成源区(13)的步骤之后，还包括：
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，所述在所述介质层(40)上表面和所述接触孔(41)处设置发射极金属层(50)的步骤之后，还包括：
...【技术特征摘要】
1.一种半导体装置，其特征在于，包括：
2.根据权利要求1所述的半导体装置，其特征在于，所述第一沟槽(161)为多个，多个所述第一沟槽(161)组成多个第一沟槽组(1611)，所述第一沟槽组(1611)包括至少两个第二方向间隔设置的第一沟槽(161)，多个所述第一沟槽组(1611)在第二方向上间隔设置，相邻两个所述第一沟槽组(1611)之间设置有至少一个所述第二沟槽(162)。
3.根据权利要求2所述的半导体装置，其特征在于，所述第一沟槽组(1611)包括两个第二方向间隔设置的第一沟槽(161)，相邻两个所述第一沟槽组(1611)之间设置有一个所述第二沟槽(162)；或
4.根据权利要求2所述的半导体装置，其特征在于，所述体层(12)包括第一体层(121)和第二体层(122)，每个所述第一沟槽组(1611)中的相邻两个所述第一沟槽(161)之间设置有所述第一体层(121)，相邻两个所述第一沟槽组(1611)之间设置有所述第二体层(122)，所述第一体层(121)第一方向上的深度大于所述第二体层(122)第一方向上的深度。
5.根据权利要求4所述的半导体装置，...
【专利技术属性】
技术研发人员：杨晶杰，陈道坤，储金星，张永旺，刘恒，周文杰，
申请(专利权)人：海信家电集团股份有限公司，
类型：发明
国别省市：
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