一种增强型氮化镓高电子迁移率晶体管器件制造技术

本发明专利技术公开了一种增强型氮化镓高电子迁移率晶体管器件。该器件包括：衬底；第一缓冲层，第一缓冲层位于衬底之上，第一缓冲层为受主能级掺杂的Ⅲ‑Ⅴ族半导体层；第二缓冲层，第二缓冲层位于第一缓冲层远离衬底的表面，第二缓冲层为受主能级掺杂的Ⅲ‑Ⅴ族半导体层，其中，第二缓冲层的受主能级掺杂浓度大于第一缓冲层的受主能级掺杂浓度，第二缓冲层的厚度小于第一缓冲层的厚度；氮化镓铝背势垒层，氮化镓铝背势垒层位于第二缓冲层远离第一缓冲层的表面，氮化镓铝背势垒层中铝原子和镓原子的比例为1：9；外延层，外延层位于氮化镓铝背势垒层的表面。本发明专利技术实施例提供的技术方案降低了器件漏电流，提升了器件的电性参数的可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体，尤其涉及一种增强型氮化镓高电子迁移率晶体管器件。

技术介绍

1、现有的增强型氮化镓高电子迁移率晶体管（hemt）器件都会有一层掺杂碳的高阻层，用来减少漏电和增加垂直耐压。但是掺杂碳会形成深受主能级，在器件开关过程中，会捕获来自沟道层二维电子气里面的电子，从而导致器件再次工作时二维电子气减少，导致电阻增加，这就是所谓的动态电阻峰值增加，会增加导通损耗。

2、如图1所示，图1是现有技术提供的一种增强型氮化镓高电子迁移率晶体管器件的结构示意图，为了有效地降低动态电阻峰值，达到减少导通损耗的目的，现有技术在沟道层和掺杂碳的高阻层之间设置了氮化镓铝背势垒层。其中，图1中的附图标记如下：1-衬底，2-掺杂碳的高阻层，3-氮化镓铝背势垒层，4-沟道层，5-势垒层，6-p型氮化物层，7-栅极，8-源极，9-漏极。

3、但是氮化镓铝背势垒层和掺杂碳的高阻层的界面附件处由于有铝组分的差异，在它们的界面附件会形成寄生沟道的二维电子气，在器件处于关态下，这个寄生沟道无法被关闭，从而会导致器件漏电增加，从而影响器件的电性参数的可靠性。<本文档来自技高网...

【技术保护点】

1.一种增强型氮化镓高电子迁移率晶体管器件，其特征在于，包括：

2.根据权利要求1所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第一缓冲层为碳掺杂的Ⅲ-Ⅴ族半导体层；

3.根据权利要求1所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第一缓冲层为铁掺杂的Ⅲ-Ⅴ族半导体层；

4.根据权利要求1所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第一缓冲层的受主能级掺杂浓度大于或等于8×1018/cm3，且小于或等于2×1019/cm3。

5.根据权利要求4所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第...

【技术特征摘要】

1.一种增强型氮化镓高电子迁移率晶体管器件，其特征在于，包括：

2.根据权利要求1所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第一缓冲层为碳掺杂的ⅲ-ⅴ族半导体层；

3.根据权利要求1所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第一缓冲层为铁掺杂的ⅲ-ⅴ族半导体层；

4.根据权利要求1所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第一缓冲层的受主能级掺杂浓度大于或等于8×1018/cm3，且小于或等于2×1019/cm3。

5.根据权利要求4所述的增强型氮化镓高电子迁移率晶体管器件，其特征在于，所述第二缓冲层的受主能级掺杂浓度大于或等于5×1019/cm3，且小于或等于1×1020/cm3。

6.根据...

【专利技术属性】
技术研发人员：汪可，赵广元，李啓珍，陈扶，
申请(专利权)人：英诺赛科珠海科技有限公司，
类型：发明
国别省市：