【技术实现步骤摘要】
本专利技术属于集成电路，涉及芯片的3d堆叠技术，具体为一种3d堆叠芯片。
技术介绍
1、参见图1，是现有的硬核ip器件模块的接线点在顶层金属层上的分布示意图，焊盘直接处于接线点位置，往下通过接线点与顶层金属层连接，再通过顶层金属层与其余金属层形成互连，供电接入点和信号传输点分别沿着顶层金属层自上而下传输电和信号，将电和信号均传输至器件区域，完成和器件区域的连接。
2、在逻辑芯片中常常会用到一些自带焊盘接线点的高速硬核ip(下文简称硬核ip)，逻辑芯片是指用于执行逻辑运算和处理数字信息的芯片，硬核ip是指图层数据设计完成不能改动的掩膜，基于供电连接或者信号连线要求逻辑芯片自带接线点。当硬核ip一次开发完成后一般会固化下来，适用于各种各样相同工艺不同功能的芯片，而不用重新设计改动；其中，硬核ip一次开发包括设计、功能性能验证、版图设计、后仿真、硅片验证，可靠性和可行性验证等过程，整个开发周期较长。但是当这种固化的硬核ip形成的逻辑芯片在用于3d面对面键合集成芯片工艺中时便不再具有适用性，因为在3d面对面键合集成芯片工艺中需要将上下两个芯片进行面对面键合，即上面芯片的背面朝上，正面朝下，下面芯片的正面朝上，背面朝下，两个芯片面对面通过异质键合层连接在一起，其中，芯片的正面是指靠近硬核ip器件模块的一侧面，芯片的背面是指远离硬核ip器件模块的一侧面；此时，设置在上面芯片中的顶层金属层以及设置在下面芯片中的顶层金属层均被封装在两个芯片内部了，无法引出，原有与顶层金属层连接的接线点位置被占用，无法在接线点位置生长焊盘并对外连接，
技术实现思路
1、针对
技术介绍
中所述的，现有的芯片结构(逻辑芯片)在3d面对面键合时原有与顶层金属层连接的接线点位置被占用，导致无法完成供电和信号接入的技术问题，本专利技术提出了一种3d堆叠芯片。
2、本专利技术在不改变原有逻辑芯片对应的硬核ip情况下，将接线点延伸至器件区域外侧，在基底层上设置贯穿且与芯片背面焊盘相连的硅通孔，将硅通孔通过金属传输层形成的传输网络与硬核ip器件模块连接，通过改变原有的供电接入点和信号传输点分别沿着顶层金属层自上而下传输电和信号的方式，形成了先自下至上、再自上至下传输电和信号的方式，实现了3d堆叠集成的逻辑芯片的供电接入和信号接入。
3、为了解决上述技术问题，本专利技术采用的技术方案为：
4、一种3d堆叠芯片，包括：
5、基底层，所述基底层上设置有硬核ip器件模块以及贯穿所述基底层的硅通孔；
6、金属传输层，设置于所述基底层靠近所述硬核ip器件模块的一侧，所述硅通孔通过所述金属传输层形成的传输网络连接所述硬核ip器件模块。
7、进一步限定，所述传输网络包括连接所述硅通孔的第一信号传输线路，连接所述硬核ip器件模块的第二信号传输线路，并且所述第一信号传输线路和所述第二信号传输线路互连。
8、进一步限定，所述金属传输层包括底层金属层、顶层金属层以及设置于所述顶层金属层和所述底层金属层之间的中间金属层；
9、所述底层金属层包括与硅通孔互连的第一金属层和与器件区域互连的第一金属层，所述与硅通孔互连的第一金属层和与器件区域互连的第一金属层之间互不连接，所述与器件区域互连的第一金属层连接所述硬核ip器件模块的器件层；
10、所述中间金属层包括互不连接的第一信号传输线路的中间金属层和第二信号传输线路的中间金属层，所述第一信号传输线路的中间金属层连接所述与硅通孔互连的第一金属层，所述第二信号传输线路的中间金属层连接所述与器件区域互连的第一金属层；
11、其中，所述第一信号传输线路是所述与硅通孔互连的第一金属层和所述第一信号传输线路的中间金属层连接形成的；所述第二信号传输线路是所述与器件区域互连的第一金属层和所述第二信号传输线路的中间金属层连接形成的所述第一信号传输线路和所述第二信号传输线路通过所述顶层金属层连接。
12、进一步限定，所述基底层远离所述金属传输层的一侧设置有连接所述硅通孔的焊盘，所述焊盘在所述基底层上的正投影环绕所述硬核ip器件模块在所述基底层上的正投影。
13、进一步限定，所述焊盘包括信号焊盘和供电焊盘；
14、所述信号焊盘靠近所述硬核ip器件模块设置，所述供电焊盘至少部分靠近所述硬核ip器件模块设置，其余部分供电焊盘设置于所述信号焊盘和/或供电焊盘远离所述硬核ip器件模块的一侧；或者
15、所述供电焊盘至少部分靠近所述硬核ip器件模块设置，其余部分供电焊盘设置于所述信号焊盘和/或供电焊盘远离所述硬核ip器件模块的一侧；所述信号焊盘设置于所述供电焊盘远离所述硬核ip器件模块的一侧。
16、进一步限定，所述硬核ip器件模块包括多个信号通道；
17、多个所述信号通道的信号传输点至对应的所述信号焊盘之间的信号传输线的长度均相等。
18、进一步限定，所述供电焊盘与所述硬核ip器件模块中供电接入点的距离大于预设电阻(该预设电阻值是根据硬核ip器件模块所允许的最大电压降除以硬核ip器件模块所需最大电流确定的)时，所述供电接入点连接多个所述供电焊盘；
19、若有走线资源，连接所述供电接入点的多个所述供电焊盘在封装层中互连。
20、进一步限定，设置于所述信号焊盘和/或供电焊盘远离所述硬核ip器件模块的一侧的所述供电焊盘中，至少两个供电焊盘连接所述硬核ip器件模块中同一供电接入点。目的是形成供电线路并联结构，降低供电电阻到预期值。
21、进一步限定，靠近所述硬核ip器件模块设置的供电焊盘中，至少两个供电焊盘连接所述硬核ip器件模块中同一供电接入点。目的是形成供电线路并联结构，降低供电电阻到预期值。
22、进一步限定，所述预设电阻是根据硬核ip器件模块对应的最大允许供电电阻确定的。该最大允许供电距离是根据硬核ip器件模块所需的最大电流和所允许的最大电压降确定的，具体的，硬核ip器件模块所允许的最大电压降除以硬核ip器件模块所需的最大电流得到硬核ip器件模块的最大允许供电电阻。
23、与现有技术相比，本专利技术的有益效果在于：
24、1、本专利技术一种3d堆叠芯片，其将芯片硬核ip器件模块区域的接线点引至芯片硬核ip器件模块区域的外侧，并在基底层上设置贯穿的硅通孔与硅背面的焊盘连接，将硅通孔通过金属传输层形成的传输网络与硬核ip器件模块连接，改变原有的供电接入点和信号传输点分别沿着顶层金属层自上而下传输电和信号的方式，形成了先自下至上、再自上至下传输电和信号的方式，实现了3d堆叠集成的逻辑芯片的供电接入和信号接入。
25、2、本专利技术一种3d堆叠芯片，其在工艺加工时，不需要改变原有的逻辑芯片所用的硬核ip。即不需要再经过硬核ip一次开发的过程，缩短了芯片的制备周期，节省了额外的人力和成本支出，具有实际的工程意义，且可以保持供电可靠性和信号完整性。相比而言，如果采用在原接入点的位置使用硅本文档来自技高网...
【技术保护点】
1.一种3D堆叠芯片，其特征在于，包括：
2.根据权利要求1所述的3D堆叠芯片，其特征在于，所述传输网络包括连接所述硅通孔(4)的第一信号传输线路，连接所述硬核IP器件模块的第二信号传输线路，并且所述第一信号传输线路和所述第二信号传输线路互连。
3.根据权利要求2所述的3D堆叠芯片，其特征在于，所述金属传输层包括底层金属层、顶层金属层(10)以及设置于所述顶层金属层(10)和所述底层金属层之间的中间金属层；
4.根据权利要求1-3任一项所述的3D堆叠芯片，其特征在于，所述基底层(1)远离所述金属传输层的一侧设置有连接所述硅通孔(4)的焊盘，所述焊盘在所述基底层(1)上的正投影环绕所述硬核IP器件模块在所述基底层(1)上的正投影。
5.根据权利要求4所述的3D堆叠芯片，其特征在于，所述焊盘包括信号焊盘(5)和供电焊盘(3)；
6.根据权利要求5所述的3D堆叠芯片，其特征在于，所述硬核IP器件模块包括多个信号通道；
7.根据权利要求5所述的3D堆叠芯片，其特征在于，所述供电焊盘(3)与所述硬核IP器件模块中供电接
8.根据权利要求7所述的3D堆叠芯片，其特征在于，设置于所述信号焊盘(5)和/或供电焊盘(3)远离所述硬核IP器件模块的一侧的所述供电焊盘(3)中，至少两个供电焊盘(3)连接所述硬核IP器件模块中同一供电接入点(12)。
9.根据权利要求7所述的3D堆叠芯片，其特征在于，靠近所述硬核IP器件模块设置的供电焊盘(3)中，至少两个供电焊盘(3)连接所述硬核IP器件模块中同一供电接入点(12)。
10.根据权利要求7所述的3D堆叠芯片，其特征在于，所述预设电阻是根据硬核IP器件模块对应的最大允许供电电阻确定的。
...【技术特征摘要】
1.一种3d堆叠芯片，其特征在于，包括：
2.根据权利要求1所述的3d堆叠芯片，其特征在于，所述传输网络包括连接所述硅通孔(4)的第一信号传输线路，连接所述硬核ip器件模块的第二信号传输线路，并且所述第一信号传输线路和所述第二信号传输线路互连。
3.根据权利要求2所述的3d堆叠芯片，其特征在于，所述金属传输层包括底层金属层、顶层金属层(10)以及设置于所述顶层金属层(10)和所述底层金属层之间的中间金属层；
4.根据权利要求1-3任一项所述的3d堆叠芯片，其特征在于，所述基底层(1)远离所述金属传输层的一侧设置有连接所述硅通孔(4)的焊盘，所述焊盘在所述基底层(1)上的正投影环绕所述硬核ip器件模块在所述基底层(1)上的正投影。
5.根据权利要求4所述的3d堆叠芯片，其特征在于，所述焊盘包括信号焊盘(5)和供电焊盘(3)；
6.根据权利要求5所述...
【专利技术属性】
技术研发人员：王成伟，陶伟，郭一欣，李巧红，
申请(专利权)人：西安紫光国芯半导体股份有限公司，
类型：发明
国别省市：
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