并行阵列式帧内预测解码器ＶＬＳＩ结构设计方法技术

本发明专利技术公开了一种并行阵列式帧内预测解码器的设计方法，采用帧内并行阵列技术，实现子宏块并行解码，提高帧内宏块的解码效率；采用多预测模式复用技术，实现的帧内预测计算单元ＰＥ。每个子宏块中以４个ＰＥ单元并行预测４个像素；采用自适应流水线技术，实现了ＰＥ阵列内对子宏块像素的自适应流水线的预测解码。采用并行预测顺序技术，根据参考像素的依赖关系，实现并行解码的预测顺序，解决了数据冲突；采用双滑动窗口机制，满足双ＰＥ阵列并行解码子宏块的需求，协调了ＰＥ阵列的并行同步。通过上述方法，可以满足高清和超高清视频实时解码的需求，提高解码效率和性能。

【技术实现步骤摘要】

【技术保护点】
并行阵列式帧内预测解码器ＶＬＳＩ结构设计方法，具体包括下列步骤：第一步：格式为．２６４的视频文件在码流解析后通过熵解码和反变换后得到宏块及子宏块的预测模式，以及从参考像素存取模块取出的参考像素值，作为预测计算模块的输入送给双ＰＥ阵列，ＰＥ阵列Ａ、ＰＥ阵列Ｂ计算，两个阵列可同时预测出两个４×４块，若按传统“Ｚ”型预测顺序排序亮度Ｙ分量、色度Ｕ、Ｖ分量，Ａ阵列将顺序对序号为０、１、４、５、８、９、１２、１３、１６、１７、１８和１９共１２个４×４块进行预测，而Ｂ阵列对序号２、３、６、７、１０、１１、１４、１５、２０、２１、２２、２３这１２个４×４块顺序进行预测，ＰＥ阵列Ａ按顺序先行预测两个子块并得到最终像素值后，两个ＰＥ阵列Ａ、Ｂ再同时按各自子块预测顺序进行预测计算；第二步：预测计算模块的输出即预测值与解残差的数据一起作为输入送入加残差运算模块，为保持双ＰＥ阵列的高速预测，加残差模块将有ＳＵＭ＿Ａ和ＳＵＭ＿Ｂ两组加法器分别对ＰＥ阵列Ａ和ＰＥ阵列Ｂ的输出值及各自对应的残差值进行做和处理，在这个模块计算出的数据是未经过块滤波的像素值；第三步：第二步计算出来的像素值会重新写回参考像素模块里，这些像素值会由具体子宏块的位置来决定送入存储模块作为参考像素供随后的预测取用，具体步骤如下：在预测阵列进行预测过程中若某一列的预测值需要复用前列已经预测的值，则前列预测值会放入第三级寄存器组存储，为后列复用；每个子块预测完毕并加完相应残差后，其最右侧一列及最下方一行的像素值将存储入第二级宏块级寄存器组，以供与本子宏块有数据依赖关系的其他子宏块取用，本级存储设备中又设置了双滑动窗口机制解决子宏块并行预测的数据存取更新；若完成第二步的子块为一个宏块中最下方一行或最右侧一列子宏块时，将这一子块的最下方一行或最右侧一列像素值存入第一级图像级ＲＡＭ存储器，供与本宏块有数据依赖关系的其他宏块取用。...

【技术特征摘要】

【专利技术属性】
技术研发人员：兰旭光，杨志远，韩骞逸，李兴玉，郑南宁，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：87