【技术实现步骤摘要】
本专利技术涉及嵌入式系统领域，尤其涉及一种基于fpga高速serdes读写ddr的方法。
技术介绍
1、由于fpga灵活性高、开发周期短、并行计算效率高，使其越来越多地应用到嵌入式系统中。因此，fpga经常需要与嵌入式系统中的其他芯片，如dsp、cpu、gpu、mcu，实时共享ddr数据，这时就需要在fpga与其他芯片间搭建高速数据通道。并且，随着医疗、工业控制、军工等领域的飞速发展，嵌入式系统需要处理大量高精度信号，因此，fpga需要高精度的时钟。
2、在现有技术中，pcie接口可以实现大带宽数据交换，直接读写ddr。但是有些芯片如dsp没有pcie接口，只能利用现有的接口进行数据传输。另外，在获取高精度时钟时，现有技术通常采用北斗或gps设备输出的时钟信号驱动系统，但当北斗或gps信号质量不佳时，会导致fpga的时钟具有很大的偏移误差。
3、现有技术主要存在以下缺陷，一是在嵌入式系统没有pcie接口时，fpga与其他芯片无法进行高速、可靠的数据传输；二是当北斗或gps信号质量不佳时，会导致fpga的时钟具有很
【技术保护点】
1.一种基于FPGA高速Serdes读写DDR的方法，其特征在于，所述方法包括以下步骤：
2.根据权利要求1所述的基于FPGA高速Serdes读写DDR的方法，其特征在于，所述周期性获取北斗或GPS信号，若能接收到所述信号并且FPGA时钟的频率误差大于阈值时对所述时钟进行在线校准，得到校准后的时钟包括：
3.根据权利要求1所述的基于FPGA高速Serdes读写DDR的方法，其特征在于，所述若不能接收到所述信号则进行离线校准，得到校准后的时钟包括：
4.根据权利要求1所述的基于FPGA高速Serdes读写DDR的方法，其特征在于，所述...
【技术特征摘要】
1.一种基于fpga高速serdes读写ddr的方法，其特征在于，所述方法包括以下步骤：
2.根据权利要求1所述的基于fpga高速serdes读写ddr的方法，其特征在于，所述周期性获取北斗或gps信号，若能接收到所述信号并且fpga时钟的频率误差大于阈值时对所述时钟进行在线校准，得到校准后的时钟包括：
3.根据权利要求1所述的基于fpga高速serdes读写ddr的方法，其特征在于，所述若不能接收到所述信号则进行离线校准，得到校准后的时钟包括：
4.根据权利要求1所述的基于fpga高速serdes读写ddr的方法，其特征在于，所述基于校准后的时钟，采用多包乒乓机制进行fpga高速serdes与ddr接口的数据位宽和传输速率的转换包括：
5.根据权利要求1所述的基于fpga高速serdes读写ddr的方法，其特征在于，所述基于校准后的时钟和fpga脉冲信号，采用双向握手机制控制serdes和ddr接口的数据流进行数据传输包括：
6.根据权利要求2所述的基于fpga高速serdes读写dd...
【专利技术属性】
技术研发人员：王姚幸，李熊雄，周英培，刘阔林，张声铨，
申请(专利权)人：中国兵器装备集团上海电控研究所，
类型：发明
国别省市：
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