一种利用内建自测提高读取速度的闪存及其方法技术

本发明专利技术提供一种利用内建自测提高读取速度的闪存，包括内建自测体系和数据读取路径，其中：所述内建自测体系向所述数据读取路径发出预设数据和缩短读取时间控制信号；所述数据读取路径向所述内建自测体系发出读取数据。本发明专利技术中的利用内建自测提高读取速度的闪存和方法能够找到闪存读取的最佳时间选择，提高闪存的读取速度，并且结构简单，检测方便。

【技术实现步骤摘要】

本专利技术涉及集成电路设计领域，尤其涉及一种利用内建自测提高读取速度的闪存 及其方法。
技术介绍
目前，随着半导体介质存储设备装置的广泛使用，出现了各种各样存储设备以 及多种存储介质，其中，应用最为广泛的便携式存储设备是闪存(flashmemory)，闪存 是一种非易失性(non-volatile)存储器，且属于可擦出可编程只读存储器(erasable programmable read-only memory，EPR0M)。随着各种各样的软件的不断发展和科技的不断 进步，用户对需要存储的数据量要求越来越高，闪存存储设备的容量也随着增加，闪存在操 作过程中读写的时间随着数据量的增大而增加，因此要求闪存的读写速度要求越来越短。图1为现有技术中闪存的数据读取路径的示意图，如图1所示，数据读取通道202’ 从存储单元阵列201’相应地址中读取数据信号，所述灵敏放大器203’接收数据信号后， 将所述数据信号转化放大为数字信号发送至锁存器205’，读取定时器204’用于控制灵敏 放大器203’转化数据的时间和锁存器205’输出的时间，为防止数字信号输出时所述锁存 器205’开关引起的噪音，所述读取定时器204’控制锁存器205’在数据稳定后打开锁存器 205’输出数字信号。然而，为保证满足读取过程的最坏情况，所述读取定时器204’需要预 留一个大时间范围，这大大影响读取的速度，而且一旦工艺制作完成后很难再缩减读取时 间，从而影响闪存的读取速度。
技术实现思路
本专利技术要解决的技术问题是，提供一种能够提高闪存读取速度的结构和方法。为解决上述技术问题，本专利技术提供一种利用内建自测提高读取速度的闪存，包括 内建自测体系和数据读取路径，所述内建自测体系向所述数据读取路径发出预设数据，所 述数据读取路径存储预设数据并将预设数据放大后输出读取数据给所述内建自测体系，所 述内建自测体系根据所述读取数据的正确性向所述数据读取路径发出缩短读取时间信号， 从而获得闪存的最佳读取速度。进一步的，针对所述利用内建自测提高读取速度的闪存，所 述数据读取路径包括与所述内建自测电路相连的存储单元阵列，与所述数据寄存器、所述 内建自测电路和所述存储单元阵列相连的数据读取通道，与所述数据读取通道相连的灵敏 放大器，与所述读取定时控制器和所述灵敏放大器相连的读取定时器，与所述比较电路、所 述灵敏放大器和所述读取定时器相连的锁存器，与所述锁存器相连的输出缓冲器。进一步的，针对所述的利用内建自测提高闪存读取速度的方法，包括所述内建自 测体系向所述数据读取路径发出预设数据；所述数据读取路径存储预设数据后，输出读取 数据，并将所述读取数据传递给所述内建自测体系；所述内建自测体系将所述读取数据与 所述预设数据进行比较，若所述读取数据与所述预设数据相同，则所述内建自测体系发出 读取时间缩减信号给所述数据读取路径，所述数据读取路径缩短读取时间继续读取，若所4述读取数据与所述预设数据不同，则停止读取，以上次读取时间作为数据读取路径的读取 时间。进一步的，针对所述的利用内建自测提高闪存读取速度的方法，所述内建自测体 系包括数据寄存器、比较电路、内建自测电路、和读取定时控制器；其中所述数据寄存器 存储所述预设数据，将所述预设数据传递给所述数据读取路径和所述比较电路；所述比较 电路比较所述预设数据和所述读取数据，根据比较结果发出内建自测控制信号给所述内建 自测电路；所述内建自测电路发出读取时间缩减控制信号给所述读取定时控制器，并扫描 所述数据读取路径中地址和对应的数据信号；所述读取定时控制器根据所述读取时间缩减 控制信号向所述数据读取路径发出读取时间缩减信号。进一步的，针对所述的利用内建自测提高闪存读取速度的方法，所述数据读取路 径包括存储单元阵列、数据读取通道、灵敏放大器、读取定时器、锁存器和输出缓冲器，其 中所述数据读取通道接收所述数据寄存器发出所述预设数据，传递给所述存储单元阵列， 所述存储单元阵列在相应地址中存储数据信号；所述数据读取通道读取所述存储单元阵列 相应地址的数据信号；所述灵敏放大器将所述数据信号转为数字信号，并将所述数字信号 传递给所述锁存器；所述读取定时器接收所述读取定时控制器发出的读取时间缩减信号， 向所述灵敏放大器发出控制信号，并向所述锁存器发出数据锁存控制信号；所述锁存器在 接收所述数字信号稳定后，将所述数字信号数据传出，同时传递给所述比较电路；同时所述 内建自测电路扫描所述存储单元阵列的地址和对应的所述数据读取通道的数据信号。综上所述，本专利技术利用数据寄存器生成单元检测的数据信号，利用比较电路对读 取数据进行检测，利用内建自测电路扫描闪存中单元存储阵列，同时利用内建自测电路生 成读取定时器的修正位，从而找出闪存读取的最佳时间选择。采用这一结构及方法找到闪 存读取的最佳时间选择，提高闪存的读取速度，并且结构简单，检测方便。附图说明图1为现有技术中闪存数据读取路径的结构示意图。图2为本专利技术中利用内建自测提高读取速度的闪存示意图。图3为内建自测体系的结构示意图。图4为利用内建自测提高读取速度的闪存的详细结构示意图。 具体实施例方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一 步说明。当然本专利技术并不局限于该具体实施例，本领域内的普通及说人员所熟知的一般替 换也涵盖在本专利技术的保护范围内。其次，本专利技术利用示意图进行了详细的表述，在详述本专利技术实例时，为了便于说 明，示意图不依照一般比例局部放大，不应以此作为对本专利技术的限定。本专利技术的核心思向是采用内建自测电路帮助提高闪存的读写速度。在数据寄存 器中存储预设数据，将所述预设数据发送给数据读取路径，所述数据读取路径通过处理、放 大输出读取数据，利用比较电路对预设数据和读取数据进行检测，利用内建自测电路扫描 闪存中单元存储阵列，利用内建自测电路生成读取定时器的修正位后多次读取直到找出闪存读取的最佳时间选择。从而采用这一结构及方法提高闪存的读取速度。图2为本专利技术中利用内建自测提高读取速度的闪存示意图，参考图2，包括内建自 测体系100和数据读取路径200，其中所述数据读取路径200用于读取数据，所述内建自 测体系100用于检测所述数据读取路径200输出的读取数据，根据所述读取数据的正确性 控制所述数据读取路径200缩短读取时间，从而确定闪存最佳的读取时间；所述内建自测 体系100首先向所述数据读取路径200发出预设数据，所述数据读取路径200存储预设数 据并将预设数据放大后输出读取数据给所述内建自测体系100，所述内建自测体系100根 据所述读取数据向所述数据读取路径200发出缩短读取时间信号。本专利技术提供一种利用内建自测提高读取速度的闪存，包括内建自测体系100和数 据读取路径200，其中所述内建自测体系100向所述数据读取路径200发出预设数据和缩 短读取时间控制信号；所述数据读取路径200向所述内建自测体系100发出读取数据。所述内建自测体系100向所述数据读取路径200发出的预设数据；所述数据读取 路径200向所述内建自测体系100输出读取数据；所述内建自测体系100接收所述读取数 据，比较所述读取数据与所述预设数据并扫描所述数据读取路径200的存储地址对应数据 信号，根据结果向本文档来自技高网...

【技术保护点】
一种利用内建自测体系提高读取速度的闪存，其特征在于，包括内建自测体系和数据读取路径，所述内建自测体系向所述数据读取路径发出预设数据，所述数据读取路径存储预设数据并将预设数据放大后输出读取数据给所述内建自测体系，所述内建自测体系根据所述读取数据的正确性向所述数据读取路径发出缩短读取时间信号，从而获得闪存的最佳读取速度。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]