【技术实现步骤摘要】
本专利技术涉及sic mosfet器件的芯片结构中的栅源电压过冲改进，具体涉及一种具有抑制栅源电压开关过冲的栅极区pad集成结构的sic mosfet。
技术介绍
1、sic mosfet器件具有高频低损耗的显著优势，在电动汽车、光伏逆变器和充电桩等领域有十分广泛的应用。然而，sic mosfet极快的开关速度使得器件在开通和关断过程中极易产生栅源电压过冲的问题，导致sic mos栅氧承受极高的电压应力，长期使用过程中易出现栅氧性能退化甚至栅极损坏的现象。为了抑制开关过程中栅源电压过冲的问题，通常采用增大栅极驱动电阻以降低开关速度和在栅源电极之间外接稳压二极管等方法。增大栅极驱动电阻虽然有效缓解了开关过程中的电压过冲问题，但较长的开关时间不仅增大了开关损耗，而且无法充分发挥出sic mosfet高速开关的性能优势。同样地，在栅源电极之间外接稳压二极管会增大栅源之间的电容，降低sic mosfet的开关速度。此外，由于外接稳压二极管通常为型号固定的商用器件，其稳压性能、寄生电容等通常无法直接和sic mosfet形成最佳匹配，严重限制了sic mosfet器件性能的充分发挥。如图1和2中展示了两种常用的抑制sic mosfet快速开关过程中出现电压过冲的方法。此外，目前也有在sic mosfet片上的元胞中直接在源极与栅极之间引入背靠背的钳位二极管，但是这种方式需要在元胞中改进设计，极大占用了源区面积，使得电流密度降低，根据调查表明，目前对于在sicmosfet片直接集成的背靠背钳位二极管没有相关文件纰漏，并且对于在复合片位置上的
技术实现思路
1、有鉴于此，本专利技术的目的在于提供一种具有抑制栅源电压开关过冲的栅极区pad集成结构的sic mosfet，通过在栅极区pad下的栅极和源极之间单片集成n+p+n+结构，构建出两个背靠背的n+p+二极管实现钳位作用，以解决栅源电极在开关过程中因剧烈振荡而出现的过电压应力。此外，由于片上集成的n+p+n+结构可通过工艺参数优化、版图设计与优化等方法直接实现稳压性能、寄生电容参数与sic mosfet性能的最佳匹配，因此不仅可以有效抑制sic mosfet快速开关过程中的电压过冲，而且大幅简化了sic mosfet高速驱动控制电路的设计与优化。
2、为解决以上技术问题，本专利技术提供一种具有抑制栅源电压开关过冲的栅极区pad集成结构的sic mosfet，包括mosfet，所述mosfet由多个水平排列并前后延伸的并联的条形元胞组成，所有所述条形元胞元胞的栅极最终集成形成有栅极复合片，其特征在于，所述栅极复合片位于所述mosfet的后端的局部，所述栅极复合片至少位于一个所述条形元胞的上方，所述栅极复合片内具有栅极区pad集成结构，所述栅极区pad集成结构包括碳化硅外延层，所述碳化硅外延层通过离子注入形成有多个水平等距分布呈井状的p型半导体区，所述p型半导体区的上通过极高浓度的相同的离子注入形成有等距分布的p+型半导体区，所以p型半导体区上部两侧通过离子注入形成有与所述p+型半导体区接触的n+型半导体区，其中，至少一个所述n+型半导体区上侧的欧姆接触短接源极，与同一所述p+型半导体区接触的另一所述n+型半导体区的欧姆接触短接金属栅极，所述金属栅极与所述源极之间淀积有介质层2，以形成源极与栅极之间的n+/p+/n+背靠背二极管，其包括为栅极侧的n+/p+二极管和源极侧的p+/n+二极管。
3、在一些实施例中优选地方案，所述金属栅极完全覆盖在所述介质层2上，其中，所述介质层2覆盖除n+型半导体区以外的所有p型半导体区和p+型半导体区，使得金属栅极仅与n+型半导体区欧姆接触短接，源极仅与n+型半导体区欧姆接触短接。
4、在一些实施例中优选地方案，所述介质层2为sio2。
5、在一些实施例中优选地方案，所述p型半导体区注入离子为al离子或b离子，所述p+型半导体区为注入极高浓度的al离子或b离子；所述n+型半导体区注入离子为极高浓度的p离子或n离子。
6、在一些实施例中优选地方案，所述sic mosfet的条形元胞包括同一的碳化硅外延层，所述碳化硅外延层上也包括同一的p型半导体区和p+型半导体区，相邻所述p型半导体区之间不接触设有jfet区，所述jfet区的碳化硅外延层上具有一层栅氧层，所述栅氧层上淀积有多晶硅栅极，所述多晶硅栅极上淀积有介质层1，所述介质层1为sio2，整个所述碳化硅外延层上方淀积有覆盖所述介质层1的源极，所述源极与所述金属栅极位于同一层，所述碳化硅外延层下方具有n衬底，所述n衬底下方具有漏极。
7、与现有技术相比，本专利技术的优点如下：
8、1、本专利技术的sic mosfet利用sic mosfet元胞结构中天然存在的n+p+n+对称结构，可以简洁高效实现在栅源电极之间集成背靠背的n+p+二极管。
9、2、在单片集成n+p+n+结构时，仅需在sic mosfet芯片版图设计中，将部分元胞结构中的栅极金属接到n+型半导体区的欧姆接触，并将处于同一p+型半导体区中的另一n+型半导体区上的欧姆接触和源极金属短接，即可在版图局部形成n+(栅极侧)p+n+(源极侧)结构，实际实现方法简便可行。
10、3、本专利技术的栅极区pad集成结构同时实现sic mosfet栅源电极之间正向和反向过电压保护。
11、4、本专利技术的栅极区pad集成结构通过结构或工艺优化，易于实现sic mosfet与集成n+p+n+结构性能的最佳匹配。
12、5、本专利技术的栅极区pad集成结构工艺实现和sic mosfet完全兼容，实现成本低，性能提升高。
13、6、本专利技术的sic mosfet将单片集成n+p+n+结构统一集中至栅极pad下方，节省了源区面积，具有更大的电流密度。
14、7、仅需利用sic mosfet中天然存在的结构，无需加入任何异质结构，制造稳定、可靠、安全、节能。
本文档来自技高网...【技术保护点】
1.一种具有抑制栅源电压开关过冲的栅极区PAD集成结构的SiC MOSFET，包括MOSFET，所述MOSFET由多个水平排列并前后延伸的并联的条形元胞组成，所有所述条形元胞元胞的栅极最终集成形成有栅极复合片，其特征在于，所述栅极复合片位于所述MOSFET的后端的局部，所述栅极复合片至少位于一个所述条形元胞的上方，所述栅极复合片内具有栅极区PAD集成结构，所述栅极区PAD集成结构包括碳化硅外延层，所述碳化硅外延层通过离子注入形成有多个水平等距分布呈井状的P型半导体区，所述P型半导体区的上通过极高浓度的相同的离子注入形成有等距分布的P+型半导体区，所以P型半导体区上部两侧通过离子注入形成有与所述P+型半导体区接触的N+型半导体区，其中，至少一个所述N+型半导体区上侧的欧姆接触短接源极，与同一所述P+型半导体区接触的另一所述N+型半导体区的欧姆接触短接金属栅极，所述金属栅极与所述源极之间淀积有介质层2，以形成源极与栅极之间的N+/P+/N+背靠背二极管，其包括为栅极侧的N+/P+二极管和源极侧的P+/N+二极管。
2.根据权利要求1所述的一种具有抑制栅源电压开关过冲的栅极
3.根据权利要求1所述的一种具有抑制栅源电压开关过冲的栅极区PAD集成结构的SiCMOSFET，其特征在于，所述介质层2为SiO2。
4.根据权利要求1所述的一种具有抑制栅源电压开关过冲的栅极区PAD集成结构的SiCMOSFET，其特征在于，所述P型半导体区注入离子为Al离子或B离子，所述P+型半导体区为注入极高浓度的Al离子或B离子；所述N+型半导体区注入离子为极高浓度的P离子或N离子。
5.根据权利要求1-4所述的一种具有抑制栅源电压开关过冲的栅极区PAD集成结构的SiC MOSFET，其特征在于，所述SiC MOSFET的条形元胞包括同一的碳化硅外延层，所述碳化硅外延层上也包括同一的P型半导体区和P+型半导体区，相邻所述P型半导体区之间不接触设有JFET区，所述JFET区的碳化硅外延层上具有一层栅氧层，所述栅氧层上淀积有多晶硅栅极，所述多晶硅栅极上淀积有介质层1，所述介质层1为SiO2，整个所述碳化硅外延层上方淀积有覆盖所述介质层1的源极，所述源极与所述金属栅极位于同一层，所述碳化硅外延层下方具有N衬底，所述N衬底下方具有漏极。
...【技术特征摘要】
1.一种具有抑制栅源电压开关过冲的栅极区pad集成结构的sic mosfet，包括mosfet，所述mosfet由多个水平排列并前后延伸的并联的条形元胞组成，所有所述条形元胞元胞的栅极最终集成形成有栅极复合片，其特征在于，所述栅极复合片位于所述mosfet的后端的局部，所述栅极复合片至少位于一个所述条形元胞的上方，所述栅极复合片内具有栅极区pad集成结构，所述栅极区pad集成结构包括碳化硅外延层，所述碳化硅外延层通过离子注入形成有多个水平等距分布呈井状的p型半导体区，所述p型半导体区的上通过极高浓度的相同的离子注入形成有等距分布的p+型半导体区，所以p型半导体区上部两侧通过离子注入形成有与所述p+型半导体区接触的n+型半导体区，其中，至少一个所述n+型半导体区上侧的欧姆接触短接源极，与同一所述p+型半导体区接触的另一所述n+型半导体区的欧姆接触短接金属栅极，所述金属栅极与所述源极之间淀积有介质层2，以形成源极与栅极之间的n+/p+/n+背靠背二极管，其包括为栅极侧的n+/p+二极管和源极侧的p+/n+二极管。
2.根据权利要求1所述的一种具有抑制栅源电压开关过冲的栅极区pad集成结构的sicmosfet，其特征在于，所述金属栅极完全覆盖在所述介质层2上，其中，所述介质层2覆盖除n+型半...
【专利技术属性】
技术研发人员：许一力，
申请(专利权)人：杭州谱析光晶半导体科技有限公司，
类型：发明
国别省市：
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