一种微处理器和其信息储存方法技术

本发明专利技术提供一种非循序执行暨循序引退的微处理器，包括：分支信息表以及重排序缓冲器。分支信息表包括Ｎ个分支信息项目，Ｎ个分支信息项目的每一者用以储存对应分支指令的相关分支信息。重排序缓冲器耦接于分支信息表，重排序缓冲器包括Ｍ个项目，Ｍ个项目的每一者用以储存微处理器内的未引退指令的相关信息，其中Ｍ个项目的每一者均包括第一字段，用以指示未引退指令是否为分支指令，若是，则还包括第二字段用来储存分支信息表的对应标签，对应标签用以指示分支信息表中储存分支指令的相关分支信息的对应分支信息项目，其中Ｎ小于Ｍ。

【技术实现步骤摘要】

本专利技术是有关于微处理器，特别是有关于非循序执行的微处理器内的分支预测。
技术介绍
微处理器的架构规格(例如x86架构微处理器)都要求指令依照程序的顺 序将其结果写入微处理器架构的可视状态中(此时通常称为指令循序引退(in-order retirement) )0然而，就指令执行而言，循序引退指令的微处理器的微架构是以非循序方式 (out-of-order)(也就是不会依照程序顺序，或称乱序)执行指令以产生指令结果。这类的 微处理器通常会使用一称为重排序缓冲器(reorder buffer, ROB)的硬件架构或是类似的 架构，用以在指令非循序执行的情况下循序弓I退指令。重排序缓冲器用以储存处理器中每一个未引退指令的信息。未引退指令是指已经 被提取、解码、甚至被执行(即执行单元已经产生其结果)，或者是等待发送以被执行的指 令，其结果仍未写入微处理器架构的状态中。特别的是，重排序缓冲器储存的信息包含未引 退指令之间的程序顺序(programorder)。此外，重排序缓冲器也用以储存每一个未引退指 令的其它大量信息。所有微处理器都包括多个分支指令于其指令集内。一般而言，处理器会依序本文档来自技高网...

【技术保护点】
一种非循序执行暨循序引退的微处理器，包括：一分支信息表，包括Ｎ个分支信息项目，上述Ｎ个分支信息项目的每一者用以储存一对应分支指令的相关分支信息；以及一重排序缓冲器，耦接于上述分支信息表，上述重排序缓冲器包括Ｍ个项目，上述Ｍ个项目的每一者用以储存上述微处理器内的一未引退指令的相关信息，其中上述Ｍ个项目的每一者均包括一第一字段，用以指示上述未引退指令是否为一分支指令，若是，则还包括一第二字段用来储存上述分支信息表的一对应标签，该对应标签用以指示上述分支信息表中储存上述分支指令的相关分支信息的一对应分支信息项目；其中Ｎ小于Ｍ。

【技术特征摘要】
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【专利技术属性】
技术研发人员：汤玛斯C麦当劳，布兰特比恩，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]