使用模拟放大器的输出电路制造技术

本发明专利技术涉及使用模拟放大器的输出电路，其包括：模拟放大器电路，该模拟放大器电路包括被构造为接收输入电压的差分放大器级和第一至第ｎ个输出系统（ｎ是大于１的自然数）；第一至第ｎ个输出节点；输出焊盘；和第一至第ｎ个静电保护电阻。第一至第ｎ个输出系统的第ｉ个输出系统（ｉ是２与ｎ之间的自然数）包括：第ｉ个ＰＭＯＳ晶体管，其具有与第一至第ｎ个输出节点中的第ｉ个输出节点相连接的漏极和与差分放大器级的第一输出相连接的栅极；和第ｉ个ＮＭＯＳ晶体管，其具有与第ｉ个输出节点相连接的漏极和与差分放大器级的第二输出相连接的栅极。第一至第ｎ个静电保护电阻分别被连接在第一至第ｎ个输出节点和输出焊盘之间。

【技术实现步骤摘要】

本专利技术涉及输出电路，并且更加具体地涉及用于在使用模拟放大器的输出电路中 减少被连接至缓冲器的静电保护电阻的影响的技术。
技术介绍
通常，在集成电路的输出电路中，静电保护电阻被串联地插入在输出级和输出焊 盘之间。当没有串联地插入静电保护电阻时，输出级中的晶体管的尺寸必须被增加或者输 出晶体管必须具有静电保护元件。然而，由于它们，寄生电容增加，芯片尺寸增加，或者不能 够完成所想要的特性。当静电保护电阻被串联地连接在输出级和缓冲器之间时，静电保护电阻的电阻 值被设置在其中用于保护内部晶体管受静电影响所定义的条件被满足的范围内。静电保 护电阻通常被设置为数十Ω至数百Ω的电阻值。当电阻值小于此范围时，不能够满足在 MIL(军用)标准和EIAJ(日本电子工业协会)中所定义的静电保护标准。然而，当静电保护电阻被连接至输出电路时，输出特性减小。下面将会描述静电保 护电阻被连接至输出电路时的输出特性的减小。图1示出使用运算放大器的输出电路的图。在图1中所示的输出电路中，静电保 护电阻RESD被连接在模拟放大器电路101的输出和输出焊盘(pad) 102之间。模拟放大器 电路101包括差分放大器级103和输出级104。输出级104包括具有被连接至正电源电压 Vdd的电源的源极的PMOS晶体管MP1和具有被连接至负电源电压Vss的电源的源极的NMOS 晶体管丽115差分放大器级103的两个输出被连接至PMOS晶体管MP1和NMOS晶体管MN1的 各自的栅极。静电保护电阻Resd的一端被共同地连接至PMOS晶体管MP1和NMOS晶体管MN1 的各自的漏极，并且另一端被连接至输出焊盘102。静电保护电阻Resd的一端被连接至差分 放大器级103的反相输入端子，并且执行反馈操作。输出级104进一步包括相位补偿电容 Cp和CN。相位补偿电容Cp和Cn的各自的一端被连接至PMOS晶体管MP1和NMOS晶体管MN1 的各自的漏极，并且相位补偿电容Cp和Cn的各自的另一端被连接至差分放大器级103。应注意的是，对于静电保护来说，除了静电保护电阻Resd之外，实际上通常并联地 使用静电保护二极管。然而，由于本专利技术没有直接地涉及二极管，所以它的示图被移除并且 其描述被省略。在图1中所示的电路构造中，PMOS晶体管MP1和NMOS晶体管的公共连接的漏 极是模拟放大器电路101的输出。由于从此输出到反相输入端子执行反馈操作，所以构造 所谓的电压跟随器连接并且从模拟放大器电路101的输出来输出与被提供给非反相输入 端子的电压相同的电压。然后，经由静电保护电阻Resd从输出焊盘102最终输出从模拟放大 器电路101输出的电压。在图1中所示的电路构造中，由于静电保护电阻Resd的影响，降低 了输出波形。在静电保护电阻Resd的值更改的状态下当矩形波形被提供给模拟放大器电路 101的非反相输入端子时通过绘制输出波形示出图2。根据图2可以理解，随着静电保护电 阻Resd变大，输出波形变得平缓。当静电保护电阻Resd是零时，特性理想地变成最好的。然而，由于实际上不得不插入被确定满足标准的电阻值的静电保护电阻RESD，所以静电保护电 阻Resd限制了输出特性。另一方面，在日本专利公开(JP 2001-358300A 专利文献1)中公布一种用于在数 字电路的输出电路中减少静电保护电阻的影响的技术。参考图3，将会描述专利文献1中描 述的输出电路。图3中所示的输出电路包括n个PM0S晶体管MPi至MPn、n个NM0S晶体管至MNn、PM0S静电保护电阻RP1至RPn、NM0S静电保护电阻RN1至RNn、内部电路105、输出 端子缓冲器106、以及反相器107。PM0S晶体管MP:至MPn在它们的源极处被共同地连接至 正电源电压VDD的电源，并且NM0S晶体管MR至11凡在它们的源极处被共同地连接至负电源 电压Vss的电源。PM0S静电保护电阻分别被连接至PM0S晶体管MPi至MPn的漏极并且用于 RN1至RNn的NM0S静电保护电阻分别被连接至NM0S晶体管至MNn的漏极。反相器107 的输入被连接至输出端子缓冲器106，并且输出被连接至内部电路105。PM0S晶体管MP:至 MPn的各自的栅极和NM0S晶体管MR至MNn的各自的栅极被共同地连接至内部电路105的 输出。另外，PM0S静电保护电阻RP1至RPn被连接在PM0S晶体管MPi至MPn的漏极和输出端 子缓冲器106之间，并且NM0S静电保护电阻RN1至RNn被连接在NM0S晶体管丽工至MNn的漏 极和输出端子缓冲器106之间。参考图3，由于静电浪涌，为了避免M0S晶体管的毁坏，插入PM0S静电保护电阻RP1 至RPn*NM0S静电保护电阻RN1至RNn，并且通常取决于器件工艺，电阻值大约是数十Q至 数百Q。静电保护电阻和RN1至RNn的电阻值取决于各自的器件工艺而变化，但是 要求将其设置为满足标准的电阻值。由于静电保护电阻的电压降引起如上所述的输出电路 的特性劣化。然而，通过如图3中所示并联地连接多个M0S晶体管，电流能够分布到n个静 电保护电阻。即，流过一个静电保护电阻的电流是原始电流的1/n。这样，由于流过各个静 电保护电阻的电流而引起的电压降也是1/n，并且因此能够防止输出电路的特性劣化。引用列表专利文献1 :JP 2001-358300A
技术实现思路
图3中所示的电路是数字电路中的输出电路的应用示例，并且图3中所示的电路 构造不能够在不更改的情况下应用于模拟电路的输出电路。具体地，被称为无效(idling) 电流的电流始终流过模拟电路的输出电路。例如，这等效于图3中从PM0S晶体管MPi的漏 极流到NM0S晶体管MR的漏极的电流。此无效电流是模拟电路特有的，并且对反馈放大器 的相位裕量来说是重要的。在将图3中所示的示例应用于模拟电路的情况下，由于无效电 流而引起的静电保护电阻的电压降妨碍所想要的输出特性。因此，本专利技术提供一种使用差分放大器的输出电路，其中能够改进输出特性，同时 避免由于无效电流引起的静电保护电阻的电压降。在本专利技术的方面中，输出电路包括模拟放大器电路，该模拟放大器电路包括被构 造为接收输入电压的差分放大器级和第一至第n个输出系统(n是大于1的自然数)；第一 至第n个输出节点；输出焊盘；以及第一至第n个静电保护电阻。第一至第n个输出系统的 第i个输出系统(i是2与n之间的自然数)包括第i个PM0S晶体管，该第i个PM0S晶 体管具有与第一至第n个输出节点中的第i个输出节点相连接的漏极和与差分放大器级的4第一输出相连接的栅极；和第i个NM0S晶体管，该第i个NM0S晶体管具有与第i个输出节 点相连接的漏极和与差分放大器级的第二输出相连接的栅极。第一至第n个静电保护电阻 分别被连接在第一至第n个输出节点和输出焊盘之间。根据本专利技术，能够改进输出特性，并且避免由于无效电流引起的静电保护电阻的 电压降。附图说明结合附图，根据某些实施例的以下描述，本专利技术的以上和其它目标、优点和特征将 更加明显，其中图1是示出传统的输出电路的构造的电路图；图2是示出静电保护电阻的电阻值被改变时输出电压波形的图；图3是示出根据传统的数字电路的输出电路的构造的电路图；图4是示出根据本专利技术的第一实施例的本文档来自技高网...

【技术保护点】
一种输出电路，包括：模拟放大器电路，所述模拟放大器电路包括：差分放大器级，所述差分放大器级被构造为接收输入电压，和第一至第ｎ个输出系统，ｎ是大于１的自然数；第一至第ｎ个输出节点；输出焊盘；以及第一至第ｎ个静电保护电阻，其中，所述第一至第ｎ个输出系统的第ｉ个输出系统，ｉ是２与ｎ之间的自然数，包括：第ｉ个ＰＭＯＳ晶体管，所述第ｉ个ＰＭＯＳ晶体管具有与所述第一至第ｎ个输出节点中的所述第ｉ个输出节点相连接的漏极和与所述差分放大器级的第一输出相连接的栅极；以及第ｉ个ＮＭＯＳ晶体管，所述第ｉ个ＮＭＯＳ晶体管具有与所述第ｉ个输出节点相连接的漏极和与所述差分放大器级的第二输出相连接的栅极，并且其中，所述第一至第ｎ个静电保护电阻分别被连接在所述第一至第ｎ个输出节点和所述输出焊盘之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：西村浩一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP[日本]