一种高容错率抑制电压过冲的屏蔽型制造技术

本发明专利技术公开一种高容错率抑制电压过冲的屏蔽型

【技术实现步骤摘要】
一种高容错率抑制电压过冲的屏蔽型SiC VDMOSFET结构


[0001]本专利技术涉及
SiC MOSFET
的片上结构改进
，具体涉及一种高容错率抑制电压过冲的屏蔽型
SiC VDMOSFET
结构
。

技术介绍

[0002]SiC MOSFET
器件具有高频低损耗的显著优势，在电动汽车
、
光伏逆变器和充电桩等领域有十分广泛的应用
。
然而，
SiC MOSFET
极快的开关速度使得器件在开通和关断过程中极易产生电压过冲的问题，电压过冲问题主要体现在两个方面：
1.
栅源电压过冲；
2.
漏源电压过冲
。
[0003]栅源电压过冲：栅源电压过冲问问题极易导致
SiC MOS
栅氧承受极高的电压应力，长期使用过程中易出现栅氧性能退化甚至栅极损坏的现象
。
为了抑制开关过程中栅源电压过冲的问题，通常采用增大栅极驱动电阻以降低开关速度和在栅源电极之间外接稳压二极管等方法
。
增大栅极驱动电阻虽然有效缓解了开关过程中的电压过冲问题，但较长的开关时间不仅增大了开关损耗，而且无法充分发挥出
SiC MOSFET
高速开关的性能优势
。
同样地，在栅源电极之间外接稳压二极管会增大栅源之间的电容，降低
SiC MOSFET
的开关速度
。
此外，由于外接稳压二极管通常为型号固定的商用器件，其稳压性能
、
寄生电容等通常无法直接和
SiC MOSFET
形成最佳匹配，严重限制了
SiC MOSFET
器件性能的充分发挥
。
图1中展示了两种常用的抑制
SiC MOSFET
快速开关过程中出现电压过冲的方法
。
[0004]漏源电压过冲：漏源电压过冲极易在
800V
的电驱系统等应用中导致
SiC MOSFET
器件出现短时的雪崩击穿，在
SiC MOS
栅氧附近形成极大的电热应力，长期使用过程中易出现器件性能退化甚至损坏的问题；另一方面
SiC MOSFET
在电驱系统发生负载短路时会出现短路故障，瞬时的高压大电流极易导致器件短路失效
。
目前针对同时优化
SiC MOSFET
器件雪崩能力和短路能力的方法极少，大部分仍是基于单种鲁棒性进行优化提升
。
比如，通常采用优化
P
阱掺杂形貌和优化终端电场分布等调整元胞结构参数的方法，或者在器件关断过程中优化驱动防止器件出现漏源电压过冲等方法来提升
SiC MOSFET
雪崩能力或者抑制器件出现漏源电压过冲，采用缩短
JFET
区或者在驱动电路中集成短路保护功能等方法来改善
SiC MOSFET
在实际电源系统中的短路故障穿越能力
。
这些方法通常只能改善器件的一种鲁棒性，而且会给器件的其他性能引入负面影响
。
例如，缩短
JFET
宽度可能造成
SiC MOSFET
器件比导通电阻增大，导致器件导通损耗增大
。
如图2所示为提升器件雪崩能力而采用的倒掺杂
P
阱
SiC MOSFET
元胞结构，图3所示为提升器件短路能力而采用的窄
JFET
区
SiC MOSFET
元胞结构，图4所示为图2和图3两种结构的源区俯视图
。
[0005]但是实际成产和实用过程中发现，现有的器件性能单一，不能兼顾抑制栅源电压和漏源电压，仅有单一的功能，并且某些单步工艺偏差对器件的抑制电压过冲效果产生严重影响，器件制造过程中的容错率极低，器件良品率极低
。

技术实现思路

[0006]有鉴于此，本专利技术的目的在于提供一种高容错率抑制电压过冲的屏蔽型
SiC VDMOSFET
结构，通过在原
SiC VDMOSFET
的元胞内的栅极和源极之间单片集成
N+/P+1/polySi
结构，构建出两个背靠背的钳位二极管，其一为
N+/P+1
二极管，其二为
P+1/polySi
异质结二极管，避免栅源电极在开关过程中因剧烈振荡而出现的过电压应力，在同一元胞的
P
阱侧面
JFET
区引入屏蔽结构及对应的阶梯型栅氧结构，屏蔽结构一方面在
JFET
区底部实现大幅缩短
JFET
区的宽度，达到屏蔽器件在发生漏源电压过冲时在栅氧下形成的极强电场，提升器件的雪崩能力；另一方面较窄的
JFET
区出口有利于在
JFET
区底部通过耗尽效应减小器件短路时的电流路径宽度，大幅降低器件的短路饱和电流，进而提升
SiC MOSFET
的短路能力
。
此外，通过引入屏蔽结构，可以对栅氧下方的
JFET
区形成良好的保护作用，因此可以大幅提高栅氧下方
JFET
区的掺杂浓度，降低
SiC MOSFEET
积累层电阻和
JFET
电阻，突破常规
SiC MOSFET
结构优化中器件导通电阻和短路能力难以协同提升的难题；在沟道区上面保持原有的栅氧厚度不变进而保持
SiC MOSFET
具有稳定的阈值电压，在
JFET
区上方则采用加厚的栅氧厚度，通过增加
JFET
区上方的栅氧厚度达到降低
SiC MOSFET
发生雪崩击穿时栅氧内的电场强度，进而抑制热载流子注入效应，降低
SiC MOSFET
器件因发生漏源电压过冲而导致的器件性能退化甚至损坏的风险，从而可以避免某些单步工艺偏差对器件的抑制电压过冲效果产生严重影响，极大的提高器件制造过程中的容错率，提高器件良品率
。
[0007]为解决以上技术问题，本专利技术提供一种高容错率抑制电压过冲的屏蔽型
SiC VDMOSFET
结构，包括碳化硅外延层，所述碳化硅外延层上通过离子注入等距分布呈井状并为
P
型半导体的
P
阱，相邻所述
P
阱之间形成有
JFET
区，所述
P
阱中部通过极高浓度的相同离子注入形成为
P
型半导体的
P+1
，所述
P+1
的两侧通过极高浓度的离子注入形成为
N
型半导体的
N
阱，所述
N
阱与所述
P+1
接触，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种高容错率抑制电压过冲的屏蔽型
SiC VDMOSFET
结构，包括碳化硅外延层，所述碳化硅外延层上通过离子注入等距分布呈井状并为
P
型半导体的
P
阱，相邻所述
P
阱之间形成有
JFET
区，所述
P
阱中部通过极高浓度的相同离子注入形成为
P
型半导体的
P+1
，所述
P+1
的两侧通过极高浓度的离子注入形成为
N
型半导体的
N
阱，所述
N
阱与所述
P+1
接触，所述
N
阱不靠近所述
P
阱侧面，所述
JFET
区上方形成有所述栅氧层，所述栅氧层上淀积有所述多晶硅栅极，所述多晶硅栅极上淀积有介质层，所述栅氧层和所述多晶硅栅极至少延伸位于所述
N
阱上方，所述碳化硅外延层上淀积有覆盖所述介质层的源极，所述碳化硅外延层下侧具有
N
衬底，所述
N
衬底下方具有漏极，为了便于理解，将由多晶硅栅极纵向对应的单位范围内相同的结构定义为所述
MOS
元胞，其特征在于，至少一侧的所述
N
阱上通过离子注入形成有
P
型半导体区的
P+2
，所述
P+2
与多晶硅栅极接触，同一所述
N
阱的欧姆接触与源极短接以形成
N+/P+/polySi
背靠背二极管，所述
JFET
区的横截面呈柱型轮廓，所述柱型轮廓至少具有一粗径段和一细径段以形成屏蔽结构，所述粗径段与所述
MOS
元胞的栅氧层接触，所述栅氧层上具有一凸起段，所述凸起段位于所述
MOS
元胞的
JFET
区上方，使得凸起段降低自身内部的雪崩击穿时的电场强度进行抑制热载流子注入，所述多晶硅栅极与所述栅氧层榫卯适配型淀积
。2.
根据权利要求1所述的一种高容错率抑制电压过冲的屏蔽型
SiC VDMOSFET
结构，其特征在于，所述
P+2
位于所述
N
阱内中部或不靠近侧面，所述多晶硅栅极只与所述
P+2
接触
。...

【专利技术属性】
技术研发人员：许一力，
申请(专利权)人：杭州谱析光晶半导体科技有限公司，
类型：发明
国别省市：