PLL制造技术

本申请涉及锁相环

【技术实现步骤摘要】
PLL电路及相位噪声测量方法


[0001]本申请涉及锁相环
(Phase
‑
Locked Loops
，简称
PLL)
电路
，具体地涉及一种
PLL
电路及相位噪声测量方法
。

技术介绍

[0002]PLL
电路是一种利用反馈控制原理实现频率及相位同步的技术，其作用是将电路输出的时钟与外部参考时钟保持同步
。
当参考时钟的频率或者相位发生改变时，
PLL
电路可以检测到该种变化，并且可以通过内部的反馈系统来调节输出频率，直到两者重新同步，这种同步称为“锁相”。
[0003]相位噪声是指在各种噪声的作用下所引起的电路输出信号相位的随机变化
。
相位噪声是衡量
PLL
电路频率稳定性的一项重要指标
。
相关技术中测量
PLL
电路相位噪声的方法普遍存在一些问题，如未充分考虑
PLL
电路各模块之间的串扰导致测量的相位噪声不准确；又例如，测量
PLL
电路的相位噪声之前需要控制
PLL
电路进入指定的稳定状态，但整个
PLL
电路进入指定稳定状态或者难以实现或者需要较长时间，影响测量
PLL
电路相位噪声的测量效率
。

技术实现思路

[0004]有鉴于此，本申请提供一种
PLL
电路及相位噪声测量方法，有助于提高<br/>PLL
电路相位噪声测量的稳定性和准确性
。
[0005]第一方面，本专利技术实施例提供了一种
PLL
电路的相位噪声测量方法，包括：
[0006]生成
PLL
电路版图；
[0007]对所述
PLL
电路版图进行后仿真，得到
PLL
仿真电路；
[0008]控制所述
PLL
仿真电路输出波形数据，并截取所述波形数据；
[0009]根据截取的所述波形数据，确定
PLL
电路的第一相位噪声
。
[0010]在一些实施例中，所述控制所述
PLL
仿真电路输出波形数据，并截取所述波形数据，包括：
[0011]检测到所述
PLL
仿真电路输出的波形数据的频率和
/
或振幅幅度为稳定数值时，截取所述
PLL
仿真电路输出的波形数据
。
[0012]在一些实施例中，所述根据截取的所述波形数据，确定所述
PLL
电路的相位噪声，包括：
[0013]采用差拍法
、
鉴频法
、
直接数字化法或者鉴相法对截取的所述波形数据进行计算，得到所述
PLL
电路的所述第一相位噪声
。
[0014]在一些实施例中，所述
PLL
电路版图包括多个电路模块；所述方法还包括：
[0015]在所述
PLL
仿真电路中，提取每个所述电路模块的相位噪声；
[0016]根据各个所述电路模块的相位噪声拟合出所述
PLL
电路的第二相位噪声；
[0017]将所述第一相位噪声与所述第二相位噪声进行比对，得到第一噪声差值；
[0018]根据所述第一噪声差值确定所述多个电路模块之间的串扰噪声
。
[0019]在一些实施例中，所述方法还包括：
[0020]在所述
PLL
电路版图中设置悬空的金属引脚；
[0021]在悬空的所述金属引脚上施加干扰噪声；
[0022]控制施加干扰噪声的
PLL
仿真电路输出波形数据，并重新截取波形数据；
[0023]根据重新截取的波形数据，确定所述
PLL
电路的第三相位噪声；
[0024]将所述第一相位噪声与所述第三相位噪声进行比对，得到第二噪声差值；
[0025]根据所述第二噪声差值，确定
PLL
电路中的噪声敏感位置
。
[0026]在一些实施例中，所述在悬空的所述金属引脚行施加干扰噪声，包括：
[0027]分多次施加干扰噪声，其中，每次分别在不同的金属引脚上施加干扰噪声，每次施加干扰噪声后，均重新计算第三相位噪声，并根据第三相位噪声确定第二噪声差值；
[0028]所述根据所述第二噪声差值，确定
PLL
电路中的噪声敏感位置，包括：
[0029]根据历次获取的所述第二噪声差值，确定
PLL
电路中的噪声敏感位置
。
[0030]第二方面，本专利技术实施例提供了一种
PLL
电路，包括：
[0031]PLL
电路版图，用于经过后仿真生成
PLL
仿真电路，所述
PLL
仿真电路用于输出可供截取的波形数据，其中，截取的所述波形数据用于确定
PLL
电路的第一相位噪声
。
[0032]在一些实施例中，截取的所述波形数据的频率和
/
或幅度为稳定数值
。
[0033]在一些实施例中，所述
PLL
电路版图包括多个电路模块，通过提取每个所述电路模块的相位噪声拟合出
PLL
电路的第二相位噪声，根据所述第一相位噪声和所述第二相位噪声确定所述多个电路模块之间的串扰噪声
。
[0034]在一些实施例中，所述
PLL
电路版图中包含悬空的金属引脚，当在所述金属引脚上施加干扰噪声时，重新截取
PLL
仿真电路的波形数据，重新截取的波形数据用于确定
PLL
电路的第三相位噪声，根据所述第一相位噪声和所述第三相位噪声确定
PLL
电路中的噪声敏感位置
。
[0035]本专利技术实施例中，根据
PLL
电路版图生成
PLL
仿真电路
。
通过对
PLL
仿真电路输出的波形数据的逻辑分析，得到
PLL
电路的相位噪声
。
该方法中，控制
PLL
仿真电路输出波形数据比较容易实现，且根据波形数据计算出的
PLL
相位噪声更加符合真实
PLL
电路的相位噪声
。
因此，基于本专利技术实施例方法能够提高
PLL
电路相位噪声测量的稳定性和准确性
。
附图说明
[0036]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种锁相环
PLL
电路的相位噪声测量方法，其特征在于，包括：生成
PLL
电路版图；对所述
PLL
电路版图进行后仿真，得到
PLL
仿真电路；控制所述
PLL
仿真电路输出波形数据，并截取所述波形数据；根据截取的所述波形数据，确定
PLL
电路的第一相位噪声
。2.
根据权利要求1所述的方法，其特征在于，所述控制所述
PLL
仿真电路输出波形数据，并截取所述波形数据，包括：检测到所述
PLL
仿真电路输出的波形数据的频率和
/
或振幅幅度为稳定数值时，截取所述
PLL
仿真电路输出的波形数据
。3.
根据权利要求1所述的方法，其特征在于，所述根据截取的所述波形数据，确定所述
PLL
电路的相位噪声，包括：采用差拍法
、
鉴频法
、
直接数字化法或者鉴相法对截取的所述波形数据进行计算，得到所述
PLL
电路的所述第一相位噪声
。4.
根据权利要求1所述的方法，其特征在于，所述
PLL
电路版图包括多个电路模块；所述方法还包括：在所述
PLL
仿真电路中，提取每个所述电路模块的相位噪声；根据各个所述电路模块的相位噪声拟合出所述
PLL
电路的第二相位噪声；将所述第一相位噪声与所述第二相位噪声进行比对，得到第一噪声差值；根据所述第一噪声差值确定所述多个电路模块之间的串扰噪声
。5.
根据权利要求1所述的方法，其特征在于，所述方法还包括：在所述
PLL
电路版图中设置悬空的金属引脚；在悬空的所述金属引脚上施加干扰噪声；控制施加干扰噪声的
PLL
仿真电路输出波形数据，并重新截取波形数据；根据重新截取的波形数据，确定所述...

【专利技术属性】
技术研发人员：霍显杰，
申请(专利权)人：成都极海科技有限公司，
类型：发明
国别省市：