基于冗余位校正的鉴频鉴相器和锁相环电路制造技术

本发明专利技术公开了一种基于冗余位校正的鉴频鉴相器和锁相环电路，该鉴频鉴相器包括：

【技术实现步骤摘要】
基于冗余位校正的鉴频鉴相器和锁相环电路


[0001]本专利技术属于集成电路
，具体涉及一种基于冗余位校正的鉴频鉴相器和锁相环电路
。

技术介绍

[0002]作为集成电路的通用模块，锁相环正在被越来越广泛地运用
。
比如，在收发机系统中，锁相环通常用于本振信号的产生，实现信号的调制与解调
。
在模拟电路设计中，锁相环可以用作时钟源产生电路，作为模数转换器
(Analog Digital Converter
，
ADC)、
时间数字转换器
(Time Digital Converter
，
TDC)
等元件的输入
。
[0003]锁相环系统具有各种不同的结构，基于电荷泵的三阶电荷泵模拟锁相环系统是目前应用较为广泛和成熟的一种锁相环结构，其结构原理具体如图1所示，由鉴频鉴相器
、
电荷泵
、
低通滤波器
、
压控振荡器和
N
分频器组成
。
其中，鉴频鉴相器的鉴相精度对于环路的锁定的准确度较为重要，因此，需要加强鉴频鉴相器的抗时序翻转的能力
。
[0004]然而，现有的鉴频鉴相器对于单粒子翻转效应导致的时序翻转，更多的是依赖于环路的充放电切换来进行调节，如此造成了锁定时间的延长和锁相精度的下降问题
。

技术实现思路

[0005]为了解决相关技术中存在的上述问题，本专利技术提供了一种基于冗余位校正的鉴频鉴相器和锁相环电路
。
本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术提供一种基于冗余位校正的鉴频鉴相器，包括：
[0007]N
个鉴频鉴相单元
、
第一校准单元和第二校准单元；
N
为大于0的整数；
[0008]每个鉴频鉴相单元包括用于消除死区的延时单元，所述每个鉴频鉴相单元，用于根据输入的参考时钟信号和反馈时钟信号之间的相位关系，生成充电脉冲信号或放电脉冲信号；
[0009]所述第一校准单元，用于对所述
N
个鉴频鉴相单元一一对应的
N
个所述充电脉冲信号进行时序逻辑的校准，生成校准充电脉冲信号；
[0010]所述第二校准单元，用于对所述
N
个鉴频鉴相单元一一对应的
N
个所述放电脉冲信号进行时序逻辑的校准，生成校准放电脉冲信号
。
[0011]在一些实施例中，每个鉴频鉴相单元包括：
[0012]第一
D
触发器，数据输入端用于输入高电平，时钟信号输入端用于输入参考时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出充电脉冲信号；
[0013]第二
D
触发器，数据输入端用于输入高电平，时钟信号输入端用于输入反馈时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出放电脉冲信号；
[0014]所述延时单元，输入端与与门的输出端连接；
[0015]所述与门，第一输入端与所述第一
D
触发器的反相输出端连接，第二输入端与所述第二
D
触发器的反相输出端连接
。
[0016]在一些实施例中，所述延时单元包括：两个串接的非门，其中，一个非门的输入端与所述与门的输出端连接，另一个非门的输出端与所述第一
D
触发器的复位端和所述第二
D
触发器的复位端分别连接
。
[0017]在一些实施例中，所述第一
D
触发器，用于当所述参考时钟信号的相位超前于所述反馈时钟信号的相位时，通过所述第一
D
触发器的输出端输出充电脉冲信号；所述第二
D
触发器，用于当所述参考时钟信号的相位落后于所述反馈时钟信号的相位时，通过所述第二
D
触发器的输出端输出放电脉冲信号
。
[0018]在一些实施例中，所述第一校准单元，用于当
N
个所述充电脉冲信号均为逻辑高电平时，生成高电平的校准充电脉冲信号；当
N
个所述充电脉冲信号均为逻辑低电平时，生成低电平的校准充电脉冲信号；当
N
个所述充电脉冲信号中的
N
‑
n
个所述充电脉冲信号均为逻辑高电平，且
n
个所述充电脉冲信号均为逻辑低电平时，生成高电平的校准充电脉冲信号；当
N
个所述充电脉冲信号中的
N
‑
n
个所述充电脉冲信号均为逻辑低电平，且
n
个所述充电脉冲信号均为逻辑高电平时，生成低电平的校准充电脉冲信号；
n
小于
N/2。
[0019]在一些实施例中，所述第二校准单元，用于当
N
个所述放电脉冲信号均为逻辑高电平时，生成高电平的校准放电脉冲信号；当
N
个所述放电脉冲信号均为逻辑低电平时，生成低电平的校准放电脉冲信号；当
N
个所述放电脉冲信号中的
N
‑
n
个所述放电脉冲信号均为逻辑高电平，且
n
个所述放电脉冲信号均为逻辑低电平时，生成高电平的校准放电脉冲信号；当
N
个所述放电脉冲信号中的
N
‑
n
个所述放电脉冲信号均为逻辑低电平，且
n
个所述放电脉冲信号均为逻辑高电平时，生成低电平的校准放电脉冲信号；
n
小于
N/2。
[0020]在一些实施例中，所述第一校准单元或所述第二校准单元，包括：具有
N
个输入端和
N
个输出端的信号生成单元，以及信道复用器；
[0021]所述信号生成单元，
N
个输入端与所述
N
个鉴频鉴相单元的输出端一一连接，用于根据
N
个所述充电脉冲信号或
N
个所述放电脉冲信号，通过所述
N
个输出端分别输出
N
‑1个信道信号和一路置位信号；
[0022]所述信道复用器，用于根据所述
N
‑1个信道信号和所述一路置位信号，生成校准充电脉冲信号或校准放电脉冲信号
。
[0023]在一些实施例中，所述信号生成单元包括：多个与门和多个异或门；一部分与门与一部分异或门的部分输入端作为所述
N
个输入端，另一部分的与门和另一部分的异或门的输出端作为所述
N
个输出端
。
[0024]在一些实施例中，当
N
为3时，所述信号生成单元包括：
[0025]第一与门，第一输入端与第二异或门的第一输入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于冗余位校正的鉴频鉴相器，其特征在于，包括：
N
个鉴频鉴相单元
、
第一校准单元和第二校准单元；
N
为大于0的整数；每个鉴频鉴相单元包括用于消除死区的延时单元，所述每个鉴频鉴相单元，用于根据输入的参考时钟信号和反馈时钟信号之间的相位关系，生成充电脉冲信号或放电脉冲信号；所述第一校准单元，用于对所述
N
个鉴频鉴相单元一一对应的
N
个所述充电脉冲信号进行时序逻辑的校准，生成校准充电脉冲信号；所述第二校准单元，用于对所述
N
个鉴频鉴相单元一一对应的
N
个所述放电脉冲信号进行时序逻辑的校准，生成校准放电脉冲信号
。2.
根据权利要求1所述的基于冗余位校正的鉴频鉴相器，其特征在于，每个鉴频鉴相单元包括：第一
D
触发器，数据输入端用于输入高电平，时钟信号输入端用于输入参考时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出充电脉冲信号；第二
D
触发器，数据输入端用于输入高电平，时钟信号输入端用于输入反馈时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出放电脉冲信号；所述延时单元，输入端与与门的输出端连接；所述与门，第一输入端与所述第一
D
触发器的反相输出端连接，第二输入端与所述第二
D
触发器的反相输出端连接
。3.
根据权利要求2所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述延时单元包括：两个串接的非门，其中，一个非门的输入端与所述与门的输出端连接，另一个非门的输出端与所述第一
D
触发器的复位端和所述第二
D
触发器的复位端分别连接
。4.
根据权利要求2所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述第一
D
触发器，用于当所述参考时钟信号的相位超前于所述反馈时钟信号的相位时，通过所述第一
D
触发器的输出端输出充电脉冲信号；所述第二
D
触发器，用于当所述参考时钟信号的相位落后于所述反馈时钟信号的相位时，通过所述第二
D
触发器的输出端输出放电脉冲信号
。5.
根据权利要求1所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述第一校准单元，用于当
N
个所述充电脉冲信号均为逻辑高电平时，生成高电平的校准充电脉冲信号；当
N
个所述充电脉冲信号均为逻辑低电平时，生成低电平的校准充电脉冲信号；当
N
个所述充电脉冲信号中的
N
‑
n
个所述充电脉冲信号均为逻辑高电平，且
n
个所述充电脉冲信号均为逻辑低电平时，生成高电平的校准充电脉冲信号；当
N
个所述充电脉冲信号中的
N
‑
n
个所述充电脉冲信号均为逻辑低电平，且
n
个所述充电脉冲信号均为逻辑高电平时，生成低电平的校准充电脉冲信号；

【专利技术属性】
技术研发人员：刘阳，宋帅，刘帘曦，赖睿，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：