本发明专利技术涉及一种Trench VDMOS器件及其制备方法，Trench VDMOS器件中的元胞包括制作在同一衬底上的若干主体元胞、若干隔离元胞和若干采样元胞，其中：所述若干采样元胞成阵列方式设置，且所述若干采样元胞并联连接；所述若干隔离元胞围绕所述若干采样元胞的四周设置；所述若干主体元胞围绕所述若干采样元胞的四周设置，所述若干主体元胞并联连接；并且，所述采样元胞和所述主体元胞并联连接，所述主体元胞、所述采样元胞和所述隔离元胞的漏极相互连接在一起，所述主体元胞的源极相互连接在一起，所述采样元胞的源极相互连接在一起。本发明专利技术能够对流过器件的电流进行采样，从而实时监控整个主体器件的工作状态。
1、垂直双扩散金属氧化物半导体(vertical double-duffused metal oxidesemiconductor，vdmos)晶体管，一般分为沟槽栅(trench)vdmos和平面(planer)vdmos，是功率半导体器件中最重要的器件之一。功率vdmos器件由于其输入阻抗高、开关转换频率高、耐压能力强等优良特性，被广泛应用于开关控制、电源转换、电机驱动、灯光驱动等领域中。
2、由于功率vdmos器件在正常工作中，栅电压或环境温度变化不可避免地会发生变化，因此流过vdmos器件的漏极电流也会变化。当流过器件的漏电流过大时，会使得器件产生很高的功耗，导致器件局部升温；当流过器件的电流超过器件安全工作区的最大工作电流id(max)时，会造成器件性能退化及可靠性问题，严重时甚至会导致器件失效，因此需要过流保护电路来限制器件的最大电流，从而保护器件。而对器件进行过流保护首先需要对流过器件的电流进行采样，根据采样信号的波动了解器件的工作状态。目前对功率vdmos器件进行采样的普遍的做法是为功率器件搭建外围电路进行采样及过流保护，最常见的采样方式是将器件与一个小电阻串联进行采样。但该方案引入的采样电阻会增加应用回路的电阻，影响电路的精度，使得应用电路功耗增加，系统复杂度增加。
>技术实现思路1、为了解决现有技术中存在的上述问题，本专利技术提供了一种trench vdmos器件及其制备方法。本专利技术要解决的技术问题通过以下技术方案实现：
2、一种trench vdmos器件，所述trench vdmos器件中的元胞包括制作在同一衬底上的若干主体元胞、若干隔离元胞和若干采样元胞，其中：
3、所述若干采样元胞成阵列方式设置，且所述若干采样元胞并联连接；
4、所述若干隔离元胞围绕所述若干采样元胞的四周设置；
5、所述若干主体元胞围绕所述若干采样元胞的四周设置，所述若干主体元胞并联连接；
6、并且，所述采样元胞和所述主体元胞并联连接，所述主体元胞、所述采样元胞和所述隔离元胞的漏极相互连接在一起，所述主体元胞的源极相互连接在一起，所述采样元胞的源极相互连接在一起，所述主体元胞的栅极相互连接在一起，所述隔离元胞的栅极相互连接在一起，所述采样元胞的栅极相互连接在一起。
7、在本专利技术的一个实施例中，所述主体元胞和所述采样元胞的结构相同。
8、在本专利技术的一个实施例中，所述主体元胞和所述采样元胞均包括：
9、n+型衬底层；
10、n型外延层，设置在所述n+型衬底层上；
11、沟槽，从所述n型外延层的上表面延伸至所述n型外延层的内部；
12、栅极，设置在所述沟槽内；
13、两部分p型体区，所述两部分p型体区设置在所述栅极的两侧，且所述p型体区设置在所述n型外延层内，从所述n型外延层的上表面延伸至所述n型外延层的内部；
14、两部分n+型源区，所述两部分n+型源区设置在所述栅极的两侧，且所述n+型源区设置在所述n型外延层内，从所述n型外延层的上表面延伸至所述n型外延层的内部；
15、绝缘隔离介质层，设置在所述栅极、所述p型体区和所述n+型源区上；
16、源极，设置在部分所述p型体区、部分所述n+型源区上；
17、漏极，设置在所述n+型衬底层的下表面。
18、在本专利技术的一个实施例中，所述n+型源区的宽度小于所述p型体区的宽度，所述n+型源区的深度小于所述p型体区的深度。
19、在本专利技术的一个实施例中，所述隔离元胞包括：
20、n+型衬底层；
21、n型外延层，设置在所述n+型衬底层上；
22、沟槽，从所述n型外延层的上表面延伸至所述n型外延层的内部；
23、栅极，设置在所述沟槽内；
24、两部分p型体区，所述两部分p型体区设置在所述栅极两侧，且所述p型体区设置在n型外延层内，从所述n型外延层的上表面延伸至所述n型外延层的内部；
25、绝缘隔离介质层，设置在栅极和p型体区上；
26、漏极，设置在n+型衬底层的下表面。
27、在本专利技术的一个实施例中，所述隔离元胞的p型体区的一侧面紧贴所述主体元胞的p型体区的一侧面，所述隔离元胞的p型体区的另一侧面紧贴所述采样元胞的p型体区的一侧面。
28、在本专利技术的一个实施例中，所述栅氧介质层，设置在所述栅极和所述沟槽的内壁之间。
29、在本专利技术的一个实施例中，所述采样元胞和所述主体元胞的数量的比例为1：n。
30、在本专利技术的一个实施例中，n的取值包括10、100或者1000。
31、本专利技术还提供一种trench vdmos器件的制备方法，用于制备上述任一项实施例所述的trench vdmos器件，所述制备方法包括：
32、选取n+型衬底层；
33、在所述n+型衬底层上制备n型外延层；
34、在所述n型外延层上形成多个间隔设置的沟槽；
35、在所述沟槽内形成栅极；
36、通过掺杂在主体元胞、隔离元胞和采样元胞对应的n型外延层的顶部区域内形成p型体区；
37、通过掺杂在所述主体元胞和所述采样元胞对应的栅极两侧的p型体区的顶部区域的形成n+型源区；
38、在所述栅极、所述n+型源区和所述p型体区上形成绝缘隔离介质层；
39、在所述主体元胞和所述采样元胞对应的部分所述p型体区、部分所述n+型源区和所述绝缘隔离介质层上形成源极；
40、在所述n+型衬底层的下表面形成漏极。
41、与现有技术相比，本专利技术的有益效果在于：
42、本专利技术在传统的vdmos结构上，通过修改vdmos器件的版图，使得整体器件元胞分为主体元胞、采样元胞和隔离元胞，主体元胞与采样元胞制作在同一衬底上，所处的环境相同或近似，因此通过设置采样元胞的数量与主体元胞的数量的比例，便可得到采样电流与主体电流的比例；通过对采样元胞的电流进行监测，可以精确、方便的了解整体器件的工作状态，由此本专利技术的trench vdmos器件在不影响器件应用回路的情况下，能够对流过器件的电流进行采样，从而实时监控整个主体器件的工作状态，有效解决了对vdmos器件采样时引入外围电路导致的原应用回路功耗增加、复杂度增加的问题。
43、以下将结合附图及实施例对本专利技术做进一步详细说明。
本文档来自技高网...
【技术保护点】
1.一种Trench VDMOS器件，其特征在于，所述Trench VDMOS器件中的元胞包括制作在同一衬底上的若干主体元胞、若干隔离元胞和若干采样元胞，其中：
2.根据权利要求1所述的Trench VDMOS器件，其特征在于，所述主体元胞和所述采样元胞的结构相同。
3.根据权利要求2所述的Trench VDMOS器件，其特征在于，所述主体元胞和所述采样元胞均包括：
4.根据权利要求3所述的Trench VDMOS器件，其特征在于，所述N+型源区的宽度小于所述P型体区的宽度，所述N+型源区的深度小于所述P型体区的深度。
5.根据权利要求3所述的Trench VDMOS器件，其特征在于，所述隔离元胞包括：
6.根据权利要求5所述的Trench VDMOS器件，其特征在于，所述隔离元胞的P型体区的一侧面紧贴所述主体元胞的P型体区的一侧面，所述隔离元胞的P型体区的另一侧面紧贴所述采样元胞的P型体区的一侧面。
7.根据权利要求5所述的Trench VDMOS器件，其特征在于，所述栅氧介质层，设置在所述栅极和所述沟槽的内壁之间。
8.根据权利要求1所述的Trench VDMOS器件，其特征在于，所述采样元胞和所述主体元胞的数量的比例为1：N。
9.根据权利要求1所述的Trench VDMOS器件，其特征在于，N的取值包括10、100或者1000。
10.一种Trench VDMOS器件的制备方法，其特征在于，用于制备权利要求1至9任一项所述的Trench VDMOS器件，所述制备方法包括：
...
【技术特征摘要】
1.一种trench vdmos器件，其特征在于，所述trench vdmos器件中的元胞包括制作在同一衬底上的若干主体元胞、若干隔离元胞和若干采样元胞，其中：
2.根据权利要求1所述的trench vdmos器件，其特征在于，所述主体元胞和所述采样元胞的结构相同。
3.根据权利要求2所述的trench vdmos器件，其特征在于，所述主体元胞和所述采样元胞均包括：
4.根据权利要求3所述的trench vdmos器件，其特征在于，所述n+型源区的宽度小于所述p型体区的宽度，所述n+型源区的深度小于所述p型体区的深度。
5.根据权利要求3所述的trench vdmos器件，其特征在于，所述隔离元胞包括：
6.根据权利要求5所述的tren...
【专利技术属性】
技术研发人员：丁瑞雪，向凡，邓凌志，王媛，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。