一种鉴频鉴相器及延迟锁相环制造技术

本发明专利技术公开了一种鉴频鉴相器，包括：启动控制电路，用于基于外部使能信号的控制调整输入参考信号和待锁定信号的状态，并输出信号

【技术实现步骤摘要】
一种鉴频鉴相器及延迟锁相环


[0001]本专利技术属于半导体集成电路
，具体涉及一种鉴频鉴相器及延迟锁相环
。

技术介绍

[0002]随着集成电路的快速发展，延迟锁相环
(Delay
‑
locked loop
，
DLL)
已经成为比较常用的一种片内时钟产生技术，它利用负反馈机制以较小的功耗和面积得到较低抖动的时钟
。
而鉴频鉴相器
(Phase Frequency Detector
，
PFD)
是
DLL
的重要组成部分，它负责对两个输入信号的上升沿进行识别，产生两个具有一定脉冲宽度的输出控制信号
UP
和
DN
，并且上升沿的差值与输出脉冲宽度成正比
。
在鉴频鉴相器设计过程中要重点关注鉴相范围和鉴相精度两个设计指标，首先要保证鉴相无死区，在满足这个条件的前提下尽可能的提高鉴相范围
。
为了满足设计要求，需要选择合适的电路设计结构
。
为了避免出现错误锁定的情况，往往会加入启动电路用作辅助
。
[0003]传统的带有启动控制电路的
PFD
结构如图1所示，其中，启动控制电路由两个
D
触发器
、2
个与非门和2个反相器构成，具有面积和功耗较大的缺陷
。PD
电路包括两个静态
D
触发器
、
一个或非门和用于消除死区的延时单元
。CLK_ref
和
CLK_fb
分别为参考时钟信号和压控延迟链输出信号，当两者任意一个上升沿时，对应的
D
触发器被置1，当两个触发器都被置1时，
D
触发器复位端
Rst
有效
。
当
CLK_ref
和
CLK_fb
同频同相时，
PFD
输出的
UP
端和
DN
端输出同脉宽的脉冲信号，这样
CP
的充放电开关同时开启，结果
CP
输出的电流仍为零
。
[0004]但是，对于延迟锁相环而言，上述电路的鉴相范围不符合要求
。
如果
CLK_fb
的上升沿与
CLK_ref
的下一个上升沿靠的很近，则复位脉冲会覆盖输入时钟的下一个上升沿区域，即导致错失一个
CLK_ref
上升沿的鉴相，引起下一个周期
PFD
鉴相发生错误
。
因此，为使
PFD
能正常工作，该
PFD
鉴相的可靠范围降低为4π
‑2Δ
，其中
Δ
为复位产生的窄脉冲宽度，如图2所示
。
[0005]综上，现有鉴频鉴相器的鉴相范围不满足
DLL
的设计要求，是本领域技术人员亟待解决的技术问题
。

技术实现思路

[0006]为了解决现有技术中鉴频鉴相电路鉴相范围不满足
DLL
设计要求的技术问题，本专利技术提供了一种鉴频鉴相器及延迟锁相环
。
本专利技术要解决的技术问题通过以下技术方案实现：
[0007]第一方面，本专利技术提供了一种鉴频鉴相器，包括：
[0008]启动控制电路，用于基于外部使能信号的控制调整输入参考信号
Q0
和待锁定信号
Qn
的状态，并输出信号
CLK_ref
和
CLK_fb
；
[0009]鉴频鉴相器电路，包括两个基于
TSPC
的
D
锁存器
D1
和
D2、
两条交叉耦合的复位支路
R1
和
R2
以及两个保证双端输出结果一致性的
Latch
锁存结构
L1
和
L2
；
[0010]其中，所述锁存器
D1
和所述复位支路
R1
均接入信号
CLK_ref
，所述
Latch
锁存结构
L1
连接所述锁存器
D1
的输出端，所述复位支路
R1
的输入端还连接所述锁存器
D2
的输出端；所述锁存器
D1、
所述复位支路
R1
以及所述
Latch
锁存结构
L1
用于对输入的信号
CLK_ref
进行相位检测，并输出带有相位信息的窄脉宽差分信号
UP
和
UPb
；
[0011]所述锁存器
D2
和所述复位支路
R2
均接入信号
CLK_fb
，所述
Latch
锁存结构
L2
连接所述锁存器
D2
的输出端，所述复位支路
R2
的输入端还连接所述锁存器
D1
的输出端；所述锁存器
D2、
所述复位支路
R2
以及所述
Latch
锁存结构
L2
用于对输入的信号
CLK_fb
进行相位检测，并输出带有相位信息的窄脉宽差分信号
DN
和
DNb。
[0012]第二方面，本专利技术提供了一种延迟锁相环，包括鉴频鉴相器
、
电荷泵
、
环路滤波器和压控延迟线；所述鉴频鉴相器包括启动控制电路和鉴频鉴相器电路；
[0013]所述启动控制电路用于抑制
DLL
发生谐波锁定，使得
DLL
能够快速进入正确的锁定状态；
[0014]所述鉴频鉴相器电路输出的差分信号
UP、UPb
和
DN、DNb
用于控制两路开关电流源，完成对滤波电容的充电和放电；
[0015]所述电荷泵用于将所述鉴频鉴相器电路输出的相位信息转化为模拟控制电压；
[0016]所述环路滤波器用于建立环路的动态特性，并滤除所述鉴频鉴相器输出电压中的高频噪声，与所述电荷泵配合产生模拟控制电压；
[0017]所述压控延迟线用于将输入时钟延时一个时钟周期后输出，使最后一级的输出时钟与输入时钟进行相位对齐，通过所述电荷泵产生的控制电压来调整延时单元的延时量；
[0018]其中，所述鉴频鉴相器采用本专利技术第一方面提供的鉴频鉴相器
。
[0019]本专利技术的有益效果：
[0020]1、
本专利技术提供的鉴频鉴相器将传统的静态
DFF
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【技术保护点】

【技术特征摘要】
1.
一种鉴频鉴相器，其特征在于，包括：启动控制电路，用于基于外部使能信号的控制调整输入参考信号
Q0
和待锁定信号
Qn
的状态，并输出信号
CLK_ref
和
CLK_fb
；鉴频鉴相器电路，包括两个基于
TSPC
的
D
锁存器
D1
和
D2、
两条交叉耦合的复位支路
R1
和
R2
以及两个保证双端输出结果一致性的
Latch
锁存结构
L1
和
L2
；其中，所述锁存器
D1
和所述复位支路
R1
均接入信号
CLK_ref
，所述
Latch
锁存结构
L1
连接所述锁存器
D1
的输出端，所述复位支路
R1
的输入端还连接所述锁存器
D2
的输出端；所述锁存器
D1、
所述复位支路
R1
以及所述
Latch
锁存结构
L1
用于对输入的信号
CLK_ref
进行相位检测，并输出带有相位信息的窄脉宽差分信号
UP
和
UPb
；所述锁存器
D2
和所述复位支路
R2
均接入信号
CLK_fb
，所述
Latch
锁存结构
L2
连接所述锁存器
D2
的输出端，所述复位支路
R2
的输入端还连接所述锁存器
D1
的输出端；所述锁存器
D2、
所述复位支路
R2
以及所述
Latch
锁存结构
L2
用于对输入的信号
CLK_fb
进行相位检测，并输出带有相位信息的窄脉宽差分信号
DN
和
DNb。2.
根据权利要求1所述的鉴频鉴相器，其特征在于，所述启动控制电路包括
D
触发器
DFF1、
第一缓冲器
BUF1、
电容
C、
第一与非门
NAND1、
第二与非门
NAND2、
第一反相器
INV1
以及第二反相器
INV2
；其中，所述
D
触发器
DFF1
的输入端接高电平
VDD
，所述
D
触发器
DFF1
的
CLK
端与所述第一与非门
NAND1
的输出端相接，所述
D
触发器
DFF1
的复位端
Reset
接入外部使能信号
START
；第一与非门
NAND1
的一个输入端连接所述
D
触发器
DFF1
的输出端，另一个输入端接入参考信号
Q0
；所述第一反相器
INV1
的输入端连接所述第一与非门
NAND1
的输出端；所述电容
C
的一端连接所述第一反相器
INV1
的输入端，另一端接地；所述第一反相器
INV1
的输出端作为启动控制电路的第一输出端，输出信号
CLK_ref
；所述第一缓存器
BUF1
的输入端接入外部使能信号
START
；所述第二与非门
NAND2
的一个输入端连接所述第一缓存器
BUF1
的输出端，另一个输入端接入待锁定信号
Qn
；所述第二反相器
INV2
的输入端连接所述第二与非门
NAND2
的输出端；所述第二反相器
INV2
的输出端作为启动控制电路的第二输出端，输出信号
CLK_fb
；所述
D
触发器
DFF1、
所述第一与非门
NAND1、
所述电容
C
以及所述第一反相器
INV1
构成第一通路
Path1
，所述第一缓存器
BUF1、
所述第二与非门
NAND2
以及所述第二反相器
INV2
构成第二通路
Path2。3.
根据权利要求1所述的鉴频鉴相器，其特征在于，所述锁存器
D1
和锁存器
D2
均包括多级级联的反相器，且所述反相器为带有预充电管的
CMOS
反相器；其中，所述锁存器
D1
的第一级反相器的第一输入端连接所述启动控制电路的第一输出端，以接入信号
CLK_ref
；所述锁存器
D1
的第一级反相器的第二输入端连接所述复位支路
R1
的输出端；所述锁存器
D1
的中间级反相器的输入端连接前一级反相器的输出端；所述锁存器
D1
的最后一级反相器的输出端连接所述
Latch
锁存结构
L1
的输入端；所述锁存器
D2
的第一级反相器的第一输入端连接所述启动控制电路的第二输出端，以接入信号
CLK_fb
；所述锁存器
D2
的第一级反相器的第二输入端连接所述复位支路
R2
的输出
端；所述锁存器
D2
的中间级反相器的输入端连接前一级反相器的输出端；所述锁存器
D2
的最后一级反相器的输出端连接所述
Latch
锁存结构
L2
的输入端
。4.
根据权利要求3所述的鉴频鉴相器，其特征在于，所述锁存器
D1
包括两级级联的反相器，其中，第一级反相器包括第一
PMOS
晶体管
PM1、
第三
PMOS
晶体管
PM3
以及第二
NMOS
晶体管
NM2
；第二级反相器包括第二
PMOS
晶体管
PM2、
第一
NMOS
晶体管
NM1
以及第三
NMOS
晶体管
NM3
；所述第三
PMOS
晶体管
PM3
的栅极作为第一级反相器的第一输入端连接所述启动控制电路的第一输出端；所述第一
PMOS
晶体管
PM1
的栅极和所述第二
NMOS
晶体管
NM2
的栅极作为第一级反相器的第二输入端连接所述复位支路
R1
的输出端；所述第一
PMOS
晶体管
PM1
的源极和所述第二
PMOS
晶体管
PM2
的源极均接电源；所述第一
PMOS
晶体管
PM1
的漏极和所述第三
PMOS
晶体管
PM3
的源极相连；所述第三
PMOS
晶体管
PM3
的漏极和所述第二
NMOS
晶体管
NM2
的漏极相连，并作为第一级反相器的输出端连接所述第二
PMOS
晶体管
PM2
的栅极和所述第三
NMOS
晶体管
NM3
的栅极；所述第二
NMOS
晶体管
NM2
的源极和所述第三
NMOS
晶体管
NM3
的源极接地；所述第一
NMOS
晶体管
NM1
的栅极连接所述启动控制电路的第一输出端；所述第一
NMOS
晶体管
NM1
的源极和所述第三
NMOS
晶体管
NM3
的漏极相连；所述第二
PMOS
晶体管
PM2
的漏极和所述第一
NMOS
晶体管
NM1
的漏极相连，并作为第二级反相器以及锁存器
D1
的输出端；其中，所述第三
PMOS
晶体管
PM3
和所述第一
NMOS
晶体管
NM1
为预充电管；且所有
PMOS
晶体管的衬底接电源
VDD
，所有
NMOS
晶体管的衬底接地
。5.
根据权利要求3所述的鉴频鉴相器，其特征在于，所述锁存器
D2
包括：所述锁存器
D2
包括两...

【专利技术属性】
技术研发人员：张涛，张钧奇，刘帘曦，朱樟明，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：