具有动态上拉削弱写入辅助电路的存储器元件制造技术

提供了具有存储器单元阵列的集成电路

【技术实现步骤摘要】
具有动态上拉削弱写入辅助电路的存储器元件
[0001]本申请是申请日为
2017
年3月7日
、
申请号为
201780020754.5、
专利技术名称为“具有动态上拉削弱写入辅助电路的存储器元件”的申请的分案申请
。
[0002]相关申请的交叉引用
[0003]本申请要求于
2016
年4月
27
日提交的美国专利申请第
15/140,188
号的优先权，该申请通过引用全部并入本文
。


[0004]本申请涉及具有存储器的集成电路，并且更具体地，涉及易失性存储器元件
。

技术介绍

[0005]集成电路通常包含易失性存储器元件
。
易失性存储器元件仅在集成电路被供电时才保留数据
。
在电源丢失的情况下，易失性存储器元件中的数据丢失
。
尽管诸如基于电可擦除可编程只读存储器技术的存储器元件之类的非易失性存储器元件不会以这种方式遭受数据丢失，但是通常不期望或不可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种集成电路，包括：一对位线；一列存储器单元，其耦合到所述一对位线，其中，所述一列存储器单元中的每个存储器单元包括具有正电源端子的交叉耦合的反相器，并且其中，所述一列存储器单元中的每个存储器单元的所述正电源端子仅耦合到第一上拉晶体管，所述第一上拉晶体管具有接收可调控制信号的栅极端子；以及上拉削弱控制电路，其输出所述可调控制信号，所述上拉削弱控制电路在读取操作期间将所述可调控制信号驱动到接地电源电平，并且在写入操作期间将所述可调控制信号暂时提升到所述接地电源电平以上；读取电路，耦合到相关联的存储器单元的输出节点，用于读取相关联的存储器单元的数据以在不降低读取速度的情况下最大化读取噪声裕度
。2.
根据权利要求1所述的集成电路，其中所述读取电路包括串联耦合在读取位线和地线之间的第一下拉晶体管和第二下拉晶体管
。3.
根据权利要求2所述的集成电路，其中所述第一下拉晶体管具有耦合到相关联的存储器单元的输出节点的栅极端子，并且所述第二下拉晶体管具有接收相应的读取字线信号的栅极端子
。4.
根据权利要求2或3所述的集成电路，其中所述第一上拉晶体管被配置为在读取操作期间完全接通，使得存储器单元电源电压被驱动到正电源电平
。5.
根据权利要求2或3所述的集成电路，其中所述第一下拉晶体管和所述第二下拉晶体管是
n
沟道晶体管
。6.
根据权利要求1所述的集成电路，进一步包括：附加的一对位线；以及附加的一列存储器单元，其耦合到所述附加的一对位线，其中，所述附加的一列存储器单元中的每个存储器单元包括具有正电源端子的交叉耦合的反相器，并且其中，所述附加的一列存储器单元中的每个存储器单元的所述正电源端子仅耦合到第二上拉晶体管，所述第二上拉晶体管具有接收所述可调控制信号的栅极端子
。7.
根据权利要求1所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的电阻器的链
。8.
根据权利要求7所述的集成电路，其中，所述上拉削弱控制电路进一步包括：第一晶体管，具有仅连接到所述链中的第一电阻器和第二电阻器之间的第一中间节点的漏极端子，和源极端子；以及第二晶体管，具有仅连接到所述链中的所述第二电阻器和第三电阻器之间的第二中间节点的漏极端子，和源极端子，第二晶体管的源极端子被短路到所述第一晶体管的源极端子
。9.
一种操作权利要求1‑8中任一项所述的集成电路的方法，所述集成电路具有在一列存储器单元当中共享的上拉晶体管，所述方法包括：利用上拉削弱控制电路，在读取操作期间将处于接地电源电压电平的控制信号输出到所述上拉晶体管；以及利用所述上拉削弱控制电路，在写入操作期间暂时将所述控制信号调整到正电源电压
电平和接地电源电压电平之间的中间电压电平
。10.
根据权利要求9所述的方法，进一步包括：产生写入跟踪信号以控制所述上拉削弱控制电路
。...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：太浩研究有限公司，
类型：发明
国别省市：