存储器内计算电路制造技术

本公开涉及存储器内计算电路。存储器内计算电路包括存储器阵列，存储器阵列包括SRAM单元的子阵列，SRAM单元通过字线按行连接并且通过位线按列连接。行控制器电路选择性地致动子阵列上的字线以用于存储器内计算操作。用于每个子阵列的计算贴片电路包括用于每个位线的列计算电路。每列计算电路包括开关计时电路，该开关计时电路响应于由存储器内计算操作使能信号设置的持续时间内的位线上的权重数据而被致动。由开关计时电路供电的电流数模转换器操作以产生具有由用于存储器内计算操作的特征数据位控制的幅值的漏极电流。对漏极电流进行积分以产生输出电压。进行积分以产生输出电压。进行积分以产生输出电压。

【技术实现步骤摘要】
存储器内计算电路
[0001]相关申请的交叉引用
[0002]本申请要求于2022年5月25日提交的美国临时专利申请No.63/345，663的优先权，其公开内容在此引入作为参考。


[0003]实施例涉及利用静态随机存取存储器(SRAM)阵列的存储器内计算电路，并且具体地，涉及具有基于加权电流的本地计算读取的阵列的分段架构。

技术介绍

[0004]参考图1，图1示出了存储器内计算电路10的示意图。电路10利用静态随机存取存储器(SRAM)阵列12，其由以具有N行和M列的矩阵格式布置的标准6T SRAM存储器单元14形成。作为替换，可以使用具有类似功能和拓扑的标准8T存储单元或SRAM。每个存储器单元14被编程为存储用于存储器内计算操作的计算权重或内核数据的位。在此上下文中，存储器内计算操作被理解为支持存储在存储器的多位单元中的多位权重的高维矩阵向量乘法(MVM)的形式。位单元组(在多位权重的情况下)可以被认为是虚拟突触元素。计算权重的每一位具有逻辑“1”或逻辑“0”值。
[0005]每个SRAM单元14包括字线WL和一对互补位线BLT和BLC。8T型SRAM单元还包括读字线RWL和读位线BLR。矩阵的公共行中的单元14通过公共字线WL(以及通过8T型实现中的公共读字线RWL)彼此连接。矩阵的公共列中的单元14通过一对公共互补位线BLT和BLC(以及通过8T型实现中的公共读位线BLR)彼此连接。每一字线WL，RWL由字线驱动器电路16驱动，所述字线驱动器电路16可实施为CMOS驱动器电路(例如，形成逻辑反相器电路的串联连接的p沟道和n沟道MOSFET晶体管对)。施加到字线且由字线驱动器电路16驱动的字线信号由输入到存储器内计算电路10的特征数据产生且由行控制器电路18控制。列处理电路20感测M列的互补位线对BLT和BLC上(和/或读取位线BLR上)的模拟电流信号，并从这些模拟电流信号产生用于存储器内计算操作的决策输出。列处理电路20可以被实现为支持这样的处理，其中列上的模拟电流信号首先被单独处理，然后接着是多个列输出的重新组合。
[0006]尽管未在图1中明确示出，但是应当理解，电路10还包括本领域技术人员已知的常规行解码，列解码和读写电路，用于将计算权重的位写入存储器阵列12的SRAM单元14，以及从存储器阵列12的SRAM单元14读取计算权重的位。
[0007]现在参考图2，每个存储单元14包括两个交叉耦合的CMOS反相器22和24，每个反相器包括串联连接的p沟道和n沟道MOSFET晶体管对。反相器22和24的输入和输出被耦合以形成锁存电路，该锁存电路具有存储所存储数据位的互补逻辑状态的真数据存储节点QT和互补数据存储节点QC。单元14还包括两个转移(传输门)晶体管26和28，其栅极端子由字线WL驱动。晶体管26的源极－漏极路径连接在真数据存储节点QT和与真位线BLT相关联的节点之间。晶体管28的源极－漏极路径连接在互补数据存储节点QC和与互补位线BLC相关联的节点之间。每一反相器22和24中的p沟道晶体管30和32的源极端子经耦合以在高电源节点
处接收高电源电压(例如，Vdd)，而每一反相器22和24中的n沟道晶体管34和36的源极端子经耦合以在低电源节点处接收低电源电压(例如，接地(Gnd)参考)。虽然图2专门针对6T型单元的使用，但是本领域技术人员将认识到，8T型单元被类似地配置，并且将进一步包括耦合到存储节点之一的信号路径，并且包括耦合到读取位线BLR和由读取字线RWL上的信号驱动的栅极的转移(传输门)晶体管。字线驱动器电路16还通常经耦合以在高电源节点处接收高电源电压(Vdd)且参考低电源节点处的低电源电压(Gnd)。
[0008]行控制器电路18接收用于存储器内计算操作的特征数据，并且响应于此而执行选择字线WL<0>到WL<N－1>中的哪些字线将在存储器内计算操作期间被并行地同时访问(或致动)的功能，以及根据该存储器内计算操作来控制将脉冲信号施加到字线的功能。仅作为示例，图1示出了利用脉冲字线信号同时致动所有N条字线，应当理解，存储器内计算操作可以替代地利用少于SRAM阵列的所有行的同时致动。给定互补位线对BLT和BLC上(或8T型实施方案中的读取位线RBL上)的模拟信号取决于存储在对应列的存储器单元14中的计算权重的位的逻辑状态和施加到那些存储器单元14的脉冲字线信号的宽度。
[0009]图1所示的实现方式示出了用于所施加的字线信号的脉宽调制(PWM)形式的示例，所述字线信号用于取决于所接收的特征数据的存储器内计算操作。对所施加的字线信号使用PWM或周期脉冲调制(PTM)是用于基于乘累加(MAC)操作的向量的线性度的存储器内计算操作的常用技术。脉冲字线信号格式可以进一步发展为编码脉冲序列，以管理存储器内计算操作的特征数据的块稀疏性。因此，应认识到，当同时驱动多个字线时，可使用用于所施加的字线信号的任意组的编码方案。此外，在更简单的实施方案中，应了解的是，在同时致动中所施加的所有字线信号可替代地具有相同的脉冲宽度。
[0010]图3是时序图，示出了对于给定的存储器内计算操作，示例性脉宽调制字线信号同时施加到SRAM阵列12中的多行存储器单元14，以及响应于由于那些字线信号的脉冲宽度和存储在存储器单元14中的计算权重的位的逻辑状态而引起的单元读取电流的下降，分别在一对相应的互补位线BLT和BLC上的电压Va,T和Va,C随时间的发展。如图所示的电压Va电平的表示仅仅是一个示例。在完成存储器内计算操作的计算周期之后，电压Va电平返回到位线预充电Vdd电平。应注意，存在位线BLT和BLC中的至少一者上的电压可能从Vdd电压下降到低于写入容限的电平的风险，其中相对于列的存储器单元14中的一者中的所存储数据位值发生不需要的数据翻转。例如，存储在列的单元14中的逻辑“1”状态可以被翻转为逻辑“0”状态。这种数据翻转在存储在存储单元中的计算权重中引入了数据误差，从而危及随后的存储器内计算操作的准确性。
[0011]由于过量的位线电压降低而发生的不希望的数据翻转主要是在存储器内计算操作期间在矩阵向量乘法模式中字线的同时并行存取的影响。由于当位线接近电源电压Vdd的电平时在串行位单元存取中发生的静态噪声裕度(SNM)问题，该问题不同于SRAM位单元的正常数据翻转。在串行存取期间，正常数据翻转改为由数据存储节点QT或QC的接地反弹引起。

技术实现思路

[0012]在实施例中，存储器内计算电路包括：一种包括多个子阵列的存储器阵列，其中每个子阵列包括以具有多行和多列的矩阵布置的静态随机存取存储器(SRAM)单元，每行包括
连接到该行的SRAM单元的字线，并且每列包括连接到该列的SRAM单元的位线，所述SRAM单元存储用于存储器内计算操作的权重数据位；用于每一行的字线驱动器电路，其具有被连接以驱动所述行的字线的输出；以及行控制器电路，其被配置为通过经由所述字线驱动器电路向所述字线施加脉冲来同时致动每个子本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器内计算电路，包括：存储器阵列，包括多个子阵列，其中每个子阵列包括以具有多行和多列的矩阵布置的存储器单元，每行包括连接到所述行的所述存储器单元的字线，并且每列包括连接到所述列的所述存储器单元的位线，所述存储器单元被配置为存储用于存储器内计算操作的权重数据位；字线驱动器电路，用于每一行，所述字线驱动器电路具有被连接以驱动所述行的所述字线的输出；行控制器电路，被配置为通过所述字线驱动器电路向所述字线施加脉冲来同时致动用于所述存储器内计算操作的每个子阵列的至少一个字线；以及计算贴片电路，用于每个子阵列，其中每个计算贴片电路包括多个列计算电路，所述多个列计算电路分别耦合到所述子阵列的所述列的所述位线；其中每个列计算电路包括：开关计时电路，其响应于所述位线上的所述权重数据的第一逻辑状态而被致动持续由用于所述存储器内计算操作的使能信号设置的持续时间；电流数模转换器I－DAC电路，所述电流数模转换器I－DAC电路由所述开关计时电路的致动而被供电，并且被配置为生成漏极电流，所述漏极电流具有由用于所述存储器内计算操作的特征数据的位控制的幅度；以及积分电路，被配置为积分所述漏极电流并且产生输出信号。2.根据权利要求1所述的电路，其中针对所述存储器内计算操作而施加到所述字线的所述脉冲全部具有相同的脉冲宽度。3.根据权利要求1所述的电路，其中所述开关计时电路包括：组合逻辑电路，被配置为将所述位线上的所述权重数据的所述位与所述使能信号逻辑地组合并且产生栅极控制信号；以及第一MOS晶体管，具有耦合到电源节点的源极、被配置为接收所述栅极控制信号的栅极、以及耦合到所述I－DAC电路的功率输入的漏极。4.根据权利要求1所述的电路，其中所述I－DAC电路包括：第二MOS晶体管，具有耦合到所述开关计时电路的输出的源极、被配置为接收所选择的电压的栅极、以及被配置为输出所述漏极电流的漏极；以及选择电路，被配置为接收多个电压，并且响应于所述特征数据的解码来选择所述多个电压中的一个电压作为所述选择的电压。5.根据权利要求4所述的电路，其中所述选择电路包括多路复用器电路，所述多路复用器电路具有用以接收所述多个电压的输入、耦合到所述第二MOS晶体管的所述栅极的输出、以及被配置为接收所述特征数据的位的选择输入。6.根据权利要求4所述的电路，其中所述选择电路包括：第三MOS晶体管，具有耦合到电源节点的源极、被配置为接收所述...

【专利技术属性】
技术研发人员：K，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：