【技术实现步骤摘要】
使用静态随机存取存储器(SRAM)阵列分段的存储器内计算电路
[0001]相关申请的交叉引用
[0002]本申请要求2022年5月25日提交的美国临时专利申请号63/345,483的优先权，其公开内容通过引用并入本文。
[0003]实施例涉及利用静态随机存取存储器(SRAM)阵列的存储器内计算电路，并且具体地涉及阵列的分段架构。
技术介绍
[0004]对图1进行参考，图1示出了存储器内计算电路10的示意图。电路10利用静态随机存取存储器(SRAM)阵列12，SRAM阵列12由以具有N行和M列的矩阵形式进行布置的标准6T SRAM存储器单元14形成。作为替代方案，可以改为使用标准的8T存储器单元或具有类似功能性和拓扑结构的SRAM。每个存储器单元14被编程为存储一位用于存储器内计算操作的计算权重或内核数据。在此上下文中，存储器内计算操作被理解为支持存储在存储器的多个位单元中的多位权重的一种形式的高维矩阵向量乘法(MVM)。位单元组(在多位权重的情况下)可以被视为虚拟突触元素。每一位的计算权重都具有逻辑“1”或逻
【技术保护点】
【技术特征摘要】
1.一种存储器内计算电路，包括：存储器阵列，包括多个子阵列，其中每个子阵列包括被布置成具有多行和多列的矩阵的存储器单元，每行包括连接到所述行的所述存储器单元的字线，并且每列包括连接到所述列的所述存储器单元的局部位线，所述存储器单元被配置为存储用于存储器内计算操作的权重数据的位；用于每一行的字线驱动器电路，所述字线驱动器电路具有连接以驱动所述行的字线的输出；行控制器电路，被配置为通过所述字线驱动器电路向所述字线施加脉冲来同时致动每个子阵列的仅一个字线以用于所述存储器内计算操作；以及多个全局位线，其中每个全局位线被电容耦合到多个局部位线。2.根据权利要求1所述的电路，其中每个全局位线平行于所述多个子阵列中的对应存储器单元列延伸，并且其中每个全局位线被电容耦合到所述多个子阵列中的所述对应存储器单元列的局部位线。3.根据权利要求2所述的电路，其中每个全局位线上的模拟全局输出电压是所述多个子阵列中的所述对应存储器单元列的所述局部位线上的局部位线电压的平均值。4.根据权利要求3所述的电路，还包括计算电路，所述计算电路耦合到每个全局位线并且包括模数转换器ADC电路，所述ADC电路被配置为采样和转换来自所述全局位线的所述模拟全局输出电压，以生成用于所述存储器内计算操作的数字决策输出。5.根据权利要求1所述的电路，其中每个全局位线平行于所述多个子阵列中的对应子阵列中的存储器单元行延伸，并且其中每个全局位线被电容耦合到用于所述多个子阵列中的所述对应子阵列中的存储器单元列的局部位线。6.根据权利要求5所述的电路，其中每个全局位线上的模拟全局输出电压是用于所述多个子阵列中的所述对应子阵列中的存储器单元列的所述局部位线上的局部位线电压的平均值。7.根据权利要求6所述的电路，还包括计算电路，所述计算电路耦合到每个全局位线并且包括模数转换器ADC电路，所述ADC电路被配置为采样和转换来自所述全局位线的所述模拟全局输出电压，以生成用于所述存储器内计算操作的数字决策输出。8.根据权利要求1所述的电路，其中通过所述字线驱动器电路向所述字线施加的所述脉冲携带用于所述存储器内计算操作的特征数据。9.根据权利要求1所述的电路，其中所述脉冲具有以下脉冲宽度：所述脉冲宽度足以确保取决于所存储的权重数据的位的逻辑状态使所述局部位线完全放电。10.根据权利要求1所述的电路，还包括计算电路，所述计算电路耦合到每个全局位线并且包括模数转换器ADC电路，所述ADC电路被配置为采样和转换来自所述全局位线的模拟全局输出电压，以生成用于所述存储器内计算操作的数字决策输出。11.根据权利要求1所述的电路，还包括开关电路，所述开关电路被配置为选择性地连接所述多个全局位线中的至少两个全局位线，以用于电荷共享，以生成模拟全局输出电压。12.根据权利要求11所述的电路，还包括计算电路，所述计算电路包括模数转换器ADC电路，所述ADC电路被配置为采样和转换所述模拟全局输出电压，以生成用于所述存储器内计算操作的数字决策输出。
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【专利技术属性】
技术研发人员：H，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：
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