一种低导通电阻的功率ＭＯＳ场效应管及制造方法技术

一种低导通电阻的功率ＭＯＳ场效应管及制造方法，包括：位于硅片背面第一导电类型的衬底层；位于所述第一导电类型衬底层上方第一导电类型的外延层；位于所述外延层上方的第二导电类型的阱层；穿过所述阱层并伸入外延层内的沟槽，该沟槽内为填充物，该填充物为第二导电类型多晶硅或第二导电类型多晶硅层与氧化硅层的混合层或第二导电类型单晶硅或第二导电类型单晶硅层与氧化硅层的混合层并经推结形成第二导电类型的沟槽区；所述沟槽区与所述外延层之间设有第二导电类型扩散区；在所述阱层上部内且位于所述沟槽区周边的第一导电类型的源极区。本发明专利技术可降低功率ＭＯＳ场效应管的导通电阻，改善功率ＭＯＳ场效应管的反向恢复时间。

【技术实现步骤摘要】

本专利技术涉及功率 MOSFET (metal-oxide-semiconductor field effect transistor 金属氧化物半导体场效应晶体管)场效应管及其制造方法，特别涉及一种低导通电阻功率 MOSFET场效应管及其制造方法。
技术介绍
在功率MOSFET场效应管的性能指标中，导通电阻(Rdson)是一个非常重要的参数，它的大小直接关系到器件的能量损耗大小，而且随着器件尺寸的缩小，导通电阻 (Rdson)重要性就更突出，导通电阻(Rdson)变大时，器件的通态损耗相应的增加。在传统 的功率MOSFET器件中，尤其是高压器件，导通电阻主要由器件的外延层厚度和浓度决定， 器件的导通电阻和耐压间存在着trade off关系，即Ron，sp = 5. 93X 10_9BV2 5，随着耐压 的升高，导通电阻迅速增加，要求器件的外延层厚度和电阻率也在增加，因此在减小导通电 阻成为一种不可能的事情.但是，随着市场竞争的加剧，对半导体器件制造成本控制的要求也越来越高，如何 在不增加制造成本的前提下，提高器件性能(如特征导通电阻(Specific Rdson)、AC参数、 DC参数等)是企业和生产厂商的努力方向，因此能否设计和制造出一种低成本和高性能的 功率MOSFET场效应管器件是相关企业所面临的最主要问题。
技术实现思路
本专利技术目的是提供一种低导通电阻的功率MOS场效应管及制造方法，可降低功率 MOS场效应管的导通电阻，改善功率MOS场效应管的反向恢复时间。为达到上述目的，本专利技术采用的第一技术方案是一种低导通电阻的功率MOS场效应管，包括位于硅片背面第一导电类型的衬底层；位于所述第一导电类型衬底层上方第一导 电类型的外延层；位于所述外延层内上部的第二导电类型的阱层；穿过所述阱层并延伸至 外延层内的沟槽，该沟槽内为填充物，该填充物为第二导电类型多晶硅或第二导电类型多 晶硅层与氧化硅层的混合层或第二导电类型单晶硅或第二导电类型单晶硅层与氧化硅层 的混合层并经推结形成第二导电类型的沟槽区；所述沟槽区与所述外延层之间设有第二导 电类型扩散区；在所述阱层上部内且位于所述沟槽区周边的第一导电类型的源极区，该源 极区与外延层之间阱层区域作为沟道区，该沟道区和所述外延层上设有栅氧化层和位于栅 氧化层上方作为栅极的导电多晶硅层。上述技术方案中的有关内容解释如下1、上述方案中，所述导电多晶硅层上表面和侧壁覆有绝缘介质层，并在该绝缘介 质层设有通孔，该通孔内和源极区及沟槽区上表面均覆有金属层，分别实现导电多晶硅层 和源极区(6)的电性连接。2、上述方案中，所述沟槽深度与第一导电类型的外延层厚度之比在0.25 0.8之间的范围。3、上述方案中，所述第二导电类型多晶硅与氧化层混合层，该第二导电类型多晶 硅层位于所述沟槽内壁，此氧化硅层位于第二导电类型多晶硅层内壁；第二导电类型单晶 硅层与氧化硅层混合层，该第二导电类型单晶硅层位于所述沟槽内壁，此氧化硅层位于第 二导电类型单晶硅层内壁。为达到上述目的，本专利技术采用的第二技术方案是一种低导通电阻的功率MOS场效应管的制造方法，该方法包括下列工艺步骤步骤一、提供第一导电类型的具有两个相对主面的半导体硅片；步骤二、于第一主面上形成氧化层，选择性掩蔽该氧化层，刻蚀该氧化层以形成硬 掩膜氧化层；步骤三、以所述硬掩膜氧化层为掩蔽层，刻蚀所述第一主面形成深沟槽；步骤四、于深沟槽内形成具有第二导电类型多晶硅或第二导电类型多晶硅层与氧 化硅层的混合层或第二导电类型单晶硅或第二导电类型单晶硅层与氧化硅层的混合层，并 通过推结形成第二导电类型的沟槽区；步骤五、于半导体硅片上表面形成栅氧化硅层；步骤六、在所述栅氧化硅层上表面形成导电多晶硅层，选择性掩蔽该导电多晶硅 层，刻蚀所述栅氧化硅层和导电多晶硅层，形成栅极；步骤七、以导电多晶硅作为自对准阻挡层，对第一主面进行第二导电类型杂质离 子注入，并通过推结形成第二导电类型的阱层；步骤八、以光刻胶作为掩蔽层，对第一主面进行第一导电类型杂质离子注入，并通 过推结形成第一导电类型的源极区，该第一导电类型的源极区位于所述第二导电类型的阱 层上表面内；步骤九、在半导体硅片上表面淀积绝缘介质层；步骤十、在绝缘介质层上作选择性的掩蔽并腐蚀，从而分别在导电多晶硅和第一 导电类型的源极区上表面形成通孔；步骤十一、淀积金属层，该金属层与导电多晶硅和第一导电类型的源极区接触，形 成源极接触区及栅极接触区。本专利技术工作原理是通过在阱层P-well下面以及外延层内刻蚀沟槽并在该沟槽 内填充第二导电类型的填充物，从而形成P-pillar层来保持器件的耐压性能，降低器件的 导通电阻，或保持器件的导通电阻，减小芯片面积，从而降低器件的成本。本专利技术方法适用 于N或P型沟槽式功率MOSFET场效应管和N或P型平面式功率MOSFET场效应管，同时也 适用于沟槽式或平面式绝缘栅双极晶体管(IGBT)，比如穿通型(PT型)、非穿通型(NPT型) 和场截止型(FS型)，也适用与SBD器件。由于上述技术方案运用，本专利技术与现有技术相比具有下列优点和效果1、本专利技术在具有第一导电类型的外延层内刻蚀沟槽并在该沟槽内填充第二导 电类型的填充物，从而形成P-pillar层，其深度与外延层厚度比在0. 25 0. 8范围内， P-Pillar层在反向低电压时完全耗尽，与外延层共同组成电压支持层，主要利用电荷补偿 原理，来维持器件的反向耐压，同时P-pillar层的深度与外延层厚度比在0. 25 0. 8范围内变化，可以通过调整P-Pillar层的深度来减少制造工艺的难度，可控制性好。2、本专利技术在制造方法上采用挖深沟槽工艺后，对深沟槽内进行单晶硅及氧化物或 多晶硅与氧化物的复合层填充，这样的制造工艺简单，只需要一次光刻就能完成P-Pillar 层的形成，而现有的多层外延制造工艺需要6-7次光刻，工艺复杂，成本高，而本专利技术的制 造方法另一个好处是能减少器件的漏电流，现有技术只用单晶硅或多晶硅填充深沟槽时， 由于工艺控制不好，会在填充过程中形成空洞，而空洞的存在，使器件的漏电流增加，与无 空洞的器件相比，漏电流增加100倍左右，而本专利技术采用单晶硅及氧化物或多晶硅与氧化 物的复合层填充方法，可以有效的避免空洞的产生，减少漏电流。3、本专利技术能使器件的反向恢复时间得到充分的改善，主要是P-Pillar层的深度 可以根据器件性能做调整，使器件的耐压分别由作为超结部分的P-Pillar层和作为非超 结部分的外延层共同承担，即在耐压条件下通过调整p-pillar层的浓度和深度，来改变器 件中p-pillar层内空穴量，来改变反向恢复时间，反向恢复时间主要是把P型区和N型区 的空穴和电子，恢复到原始状态；作为超结部分的P-Pillar层的耗尽层全部耗尽后，耗尽 层才逐步扩展到非超结部分的外延层内区域，直至达到最大耐压，这样使器件内寄生的二 极管特性更接近传统MOS器件，具有更好的反向恢复特性，同时还可以通过调整非超结部 分的浓度，而调整器件的耐压和寄生二极管的反向恢复特性。 4、本专利技术的器件结构，还有能扩大器件工作的安全区，增加P-pillar层后，能是 器件的最大电场(Ec)下降，从而是器件的在高电压下，在漏极处的电场强本文档来自技高网...

【技术保护点】
一种低导通电阻的功率ＭＯＳ场效应管，其特征在于：包括：位于硅片背面第一导电类型的衬底层（１）；位于所述第一导电类型衬底层上方第一导电类型的外延层（２）；位于所述外延层（２）内上部的第二导电类型的阱层（３）；穿过所述阱层（３）并延伸至外延层（２）内的沟槽（４），该沟槽内为填充物（５），该填充物（５）为第二导电类型多晶硅或第二导电类型多晶硅层与氧化硅层（６）的混合层或第二导电类型单晶硅或第二导电类型单晶硅层与氧化硅层的混合层并经推结形成第二导电类型的沟槽区；所述沟槽区与所述外延层（２）之间设有第二导电类型扩散区（７）；在所述阱层（３）上部内且位于所述沟槽区周边的第一导电类型的源极区（８），该源极区（８）与外延层之间阱层区域作为沟道区（９），该沟道区（９）和所述外延层（２）上设有栅氧化层（１０）和位于栅氧化层上方作为栅极的导电多晶硅层（１１）。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐吉程，薛璐，毛振东，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：发明
国别省市：32[中国|江苏]