半导体装置的制造方法及半导体装置制造方法及图纸

实施方式提供能够在抑制沿着长度方向延伸的孔隙的产生的同时对沟槽进行填充的半导体装置的制造方法及半导体装置。实施方式的半导体装置的制造方法包括：通过以将第1沟槽的一部分覆盖的方式形成掩模膜，而在长度方向上对所述第1沟槽进行分割来形成一个以上的第2沟槽；在所述第2沟槽填充第1绝缘膜；将所述掩模膜除去；以及以将所述第1沟槽的整体覆盖的方式形成第2绝缘膜。方式形成第2绝缘膜。方式形成第2绝缘膜。

【技术实现步骤摘要】
半导体装置的制造方法及半导体装置
[0001]本申请享受以日本特许申请2022
‑
095084号(申请日：2022年6月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及半导体装置的制造方法及半导体装置。

技术介绍

[0003]具有对埋入于沟槽(trench)的预定膜进行了接触等加工的半导体装置。当沟槽的纵横比变高时，预定膜的埋入性会降低，作为其结果，有时会产生在沟槽的长度方向上延伸的孔隙(void)。

技术实现思路

[0004]本专利技术要解决的技术课题在于，提供能够在抑制沿着长度方向延伸的孔隙的产生的同时对沟槽进行填充的半导体装置的制造方法及半导体装置。
[0005]实施方式的半导体装置的制造方法包括：通过以将第1沟槽的一部分覆盖的方式形成掩模膜，从而在长度方向上对所述第1沟槽进行分割来形成一个以上的第2沟槽；在所述第2沟槽填充第1绝缘膜；将所述掩模膜除去；以及以将所述第1沟槽的整体覆盖的方式形成第2绝缘膜。
附图说明
[0006]图1是表示实施方式涉及的半导体装置的概略结构例的图。
[0007]图2是表示实施方式涉及的半导体装置的详细结构例的图。
[0008]图3是依次例示实施方式涉及的半导体装置的制造方法的步骤的一部分的图。
[0009]图4是依次例示实施方式涉及的半导体装置的制造方法的步骤的一部分的图。
[0010]图5是表示比较例的半导体装置的结构例的图。
[0011]图6是表示比较例的半导体装置的结构例的图。
[0012]标号说明
[0013]1半导体装置；61、62绝缘膜；71、72空孔；100掩模图案；110、120沟槽；LM、LMs层叠体；NL、OL绝缘层；SR阶梯区域。
具体实施方式
[0014]以下，参照附图，对实施方式进行详细的说明。此外，并不是通过下述的实施方式限定本专利技术。另外，下述实施方式中的构成要素包括本领域技术人员能够容易地想到的构成要素或者实质上相同的构成要素。
[0015](半导体装置的结构例)
[0016]图1是表示实施方式涉及的半导体装置1的概略结构例的图。图1的(a)是半导体装
置1的沿着X方向的剖视图，图1的(b)是表示半导体装置1的布局的示意平面图。但是，在图1的(a)中，考虑附图的易观察度而省略了影线。另外，在图1的(a)中省略了一部分的上层布线。
[0017]此外，在本说明书中，X方向和Y方向均是沿着后述的字线WL的面的朝向的方向，X方向和Y方向相互正交。
[0018]如图1所示，半导体装置1在基板SB上具备外围电路CUA、存储区域MR、贯通接触区域TP以及阶梯区域SR。
[0019]基板SB例如是硅基板等的半导体基板。在基板SB上配置有包括晶体管TR和布线等的外围电路CUA。外围电路CUA有助于后述的存储单元的动作。
[0020]外围电路CUA由绝缘层50覆盖。在绝缘层50上配置有源极线SL。在源极线SL上层叠有多条字线WL。多条字线WL由绝缘膜49覆盖。绝缘膜49也在多条字线WL的周围扩展。
[0021]在多条字线WL配置有在层叠方向上将字线WL贯通、且在沿着X方向的方向上延伸的多个板状接触LI。由此，多条字线WL由多个板状接触LI在Y方向上进行分割。
[0022]在多个板状接触LI之间，多个存储区域MR、阶梯区域SR以及贯通接触区域TP相互在X方向上排列来配置。多个存储区域MR将阶梯区域SR和贯通接触区域TP夹在其间，相互在X方向上分离地配置。
[0023]在存储区域MR配置有在层叠方向上将字线WL贯通的多个柱PL。在柱PL与字线WL的交叉部形成有多个存储单元。由此，半导体装置1例如作为以三维的方式在存储区域MR配置了存储单元的三维非易失性存储器来构成。
[0024]阶梯区域SR包括多条字线WL在层叠方向上被下挖成了研钵状的阶梯部SP。
[0025]阶梯部SP形成从X方向的两侧以及Y方向的一侧朝向底面呈阶梯状下降的研钵状的形状的一边。
[0026]阶梯部SP的各梯级由各级层的字线WL构成。各级层的字线WL经由阶梯部SP在夹着阶梯区域SR的X方向两侧保持电导通。在阶梯部SP的各梯级的平台(terrace)部分分别配置有将各级层的字线WL和上层布线MX连接的接触CC。
[0027]由此，能够分别引出层叠为多层的字线WL。对于X方向两侧的存储区域MR内的存储单元，从这些接触CC经由与该存储单元相同的高度位置的字线WL施加写入电压和读出电压等。
[0028]此外，在本说明书中，将阶梯部SP的各梯级的平台面所朝向的方向规定为上方向。
[0029]在阶梯区域SR的X方向上的一侧配置有贯通接触区域TP。在贯通接触区域TP配置有将多条字线WL贯通的贯通接触C4。贯通接触C4将配置在下方的基板SB上的外围电路CUA和与阶梯部SP的接触CC连接的上层布线MX连接。对于从接触CC施加于存储单元的各种电压，经由贯通接触C4和上层布线MX等来由外围电路CUA进行控制。
[0030]接着，使用图2对半导体装置1的详细结构例进行说明。图2是表示实施方式涉及的半导体装置1的详细结构例的图。
[0031]图2的(a)是阶梯区域SR的俯视图。
[0032]图2的(b)是图2的(a)的a
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a
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线处的阶梯区域SR的剖视图。图2的(c)是图2的(a)的b
‑
b
’
线处的阶梯区域SR的剖视图。图2的(d)是图2的(a)的c
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c
’
线处的阶梯区域SR的剖视图。图2的(e)是图2的(a)的d
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d
’
线处的阶梯区域SR的剖视图。图2的(f)是图2的(a)的e
‑
e
’
线处的阶梯区域SR的剖视图。
[0033]但是，在图2中省略了绝缘层50和上层布线MX等。另外，在图2的(a)中，为了便于说明，也描绘了如阶梯部SP、SPf以及SPs那样从上面观察的情况下不一定能够目视确认的结构。
[0034]如图2的(b)～(f)所示，半导体装置1具备配置在源极线SL上的层叠体LM。
[0035]层叠体LM具有将多个钨层或者钼层等的字线WL和SiO2层等的绝缘层OL一层一层地交替层叠而形成的结构。
[0036]作为第1沟槽的阶梯区域SR具有层叠体LM在层叠方向上被下挖为了研钵状的形状。阶梯区域SR在X方向上具有长度方向。
[0037]在阶梯区域SR配置有阶梯部SP、SPf、SPs。阶梯部SP、SPf、SPs分别具有多条字线WL和多个绝缘层OL被加工为了阶梯状的形状。
[0038]这些阶梯部SP、SPf、SPs中的阶梯部SP具有将多条字线WL电引出至上层布线MX的功能。另一方面，阶梯部S本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置的制造方法，包括：通过以将第1沟槽的一部分覆盖的方式形成掩模膜，从而在长度方向上对所述第1沟槽进行分割来形成一个以上的第2沟槽；在所述第2沟槽填充第1绝缘膜；将所述掩模膜除去；以及以将所述第1沟槽的整体覆盖的方式形成第2绝缘膜。2.根据权利要求1所述的半导体装置的制造方法，形成所述掩模膜，以使得作为构成所述第2沟槽的轮廓的边的、所述第1沟槽的宽度方向上的第1边的长度成为所述第1沟槽的长度方向上的第2边的长度以上。3.根据权利要求1所述的半导体装置的制造方法，所述第1绝缘膜和所述第2绝缘膜中的至少任一者通过AL...

【专利技术属性】
技术研发人员：大理知哉，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：