第一集成电路裸片包括第一基板。第二集成电路裸片包括第二基板。第一基板与该第二基板的至少一者具有第一表面定向。第一集成电路裸片与第二集成电路裸片分开。第三裸片电性内连线第一集成电路裸片至第二集成电路裸片。第三裸片包括第三基板，其具有第二表面定向。第二表面定向不同于第一表面定向。表面定向不同于第一表面定向。表面定向不同于第一表面定向。
【技术实现步骤摘要】
半导体装置与其形成方法
[0001]本公开实施例关于集成电路裸片之间的桥接裸片，更特别关于桥接裸片与集成电路所用的基板表面定向配置。
技术介绍
[0002]半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作制程所能产生的最小构件或线路)缩小而增加。尺寸缩小通常有利于增加产能与降低相关成本。
[0003]然而现有的半导体制作方法仍面临挑战。举例来说，内连线在一起的多个集成电路裸片在压力下可能发生结构缺陷如碎裂或分层。这些缺陷可能造成降低良率及/或劣化装置效能，因此需避免这些缺陷。
[0004]因此虽然现有半导体装置通常适用于预期目的，但无法符合所有方面的需求。
技术实现思路
[0005]本公开一实施例关于半导体装置。半导体装置包括第一集成电路裸片，含有第一基板。半导体装置包括第二集成电路裸片，含有第二基板。第一基板与第二基板的至少一者具有第一表面定向。第一集成电路裸片与第二集成电路裸片分开。半导体装置包括第三裸片，其电性内连线第一集成电路裸片至第二集成电路裸片。第三裸片包括第三基板。第三基板具有第二表面定向。第二表面定向不同于第一表面定向。
[0006]本公开另一实施例关于半导体装置。半导体装置包括第一集成电路裸片，其包括第一半导体基板。第一半导体基板的结晶晶格结构对应<100>米勒指数。半导体装置包括第二集成电路裸片，其包括第二半导体基板。第二半导体基板的结晶晶格结构对应<100>米勒指数。半导体装置包括桥接裸片，其电性耦接至第一集成电路裸片与第二集成电路裸片。桥接裸片包括：半导体基板，其结晶晶格结构对应<110>米勒指数或<111>米勒指数；陶瓷基板，其含有石英或蓝宝石；非晶基板；或者有机基板。
[0007]本公开又一实施例关于半导体装置的形成方法。提供第一集成电路裸片。第一集成电路裸片包括第一基板，且第一基板具有第一表面定向。提供第二集成电路裸片。第二集成电路裸片包括第二基板，且第二基板具有第二表面定向。电性耦接第一集成电路裸片至桥接裸片的第一部分，并电性耦接第二集成电路裸片至桥接裸片的第二部分。桥接裸片包括第三基板，第三基板具有第三表面定向。第三表面定向不同于第一表面定向与第二表面定向。
附图说明
[0008]图1A是鳍状场效晶体管装置的三维透视图。
[0009]图1B是鳍状场效晶体管装置的上视图。
[0010]图1C是多通道的全绕式栅极装置的三维透视图。
[0011]图2是本公开多种实施例中，两个集成电路裸片的剖视图。
[0012]图3是本公开多种实施例中，经由桥接裸片内连线在一起的两个集成电路裸片的剖视图。
[0013]图4是本公开多种实施例中，经由桥接裸片内连线在一起的两个集成电路裸片的平面上视图。
[0014]图5A及图5B是本公开多种实施例中，集成电路裸片与桥接裸片的三维透视图。
[0015]图6是本公开多种实施例中，经由桥接裸片内连线在一起的两个集成电路裸片的平面上视图。
[0016]图7A及图7B是本公开多种实施例中，桥接裸片的基板的分子结构配置的例子。
[0017]图8是本公开多种实施例中，经由桥接裸片内连线在一起的两个集成电路裸片的平面上视图。
[0018]图9A及图9B是本公开多种实施例中，封装平台的平面上视图与侧剖视图。
[0019]图10是本公开多种实施例中，另一封装平台的三维透视图。
[0020]图11是本公开多种实施例中，又一封装平台的侧剖视图。
[0021]图12是本公开多种实施例中，静态随机存取存储器单元的电路图。
[0022]图13是本公开多种实施例中，集成电路制作系统的图式。
[0023]图14是本公开多种实施例中，制作半导体装置的方法的流程图。其中，附图标记说明如下：
[0024]BL：位元线
[0025]BLB：互补式位元线
[0026]PD1，PD2：下拉晶体管
[0027]PG1，PG2：穿闸晶体管
[0028]PU1，PU2：上拉晶体管
[0029]SN1：第一存储节点
[0030]SNB1：互补式第一存储节点
[0031]Vcc：电源电压
[0032]Vss：电压
[0033]WL：字元线
[0034]90：集成电路装置
[0035]110，110A，110B，310：基板
[0036]120：鳍状结构
[0037]122：源极/漏极构件
[0038]130：隔离结构
[0039]140：栅极结构
[0040]150：全绕式栅极装置
[0041]155：遮罩
[0042]160：栅极间隔物
[0043]165：盖层
[0044]170：纳米结构
[0045]175：介电内侧间隔物
[0046]180：源极/漏极接点
[0047]185，280A，280B，380：层间介电层
[0048]200A，200B，610，611，612，613，620，621，622，701，702，801，802：集成电路裸片
[0049]210A，210B，220A，220B：电性电路
[0050]250A，250B，350，660，730，740，830：内连线结构
[0051]260A，260B，360，850：金属线路
[0052]270A，270B，370，860：导电通孔
[0053]290A，290B，295A，295B，390，395：厚度
[0054]300，630，710，810：桥接裸片
[0055]330：接合制程
[0056]340A，340B：导电单元
[0057]410A，410B，420A，420B，510，520：轴
[0058]430A，430B，440A，440B，530：边缘
[0059]550，560：角度
[0060]580：单位晶格
[0061]600，700，800：封装平台
[0062]640，650，720：封装材料
[0063]670，840：导电凸块
[0064]870：接合球
[0065]880：静态随机存取存储器单元
[0066]900：集成电路制作系统
[0067]902，904，906，908，910，912，914，916，N：实体
[0068]918：通讯网络
[0069]1000：方法
[0070]1010，1020，1030：步骤<本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：一第一集成电路裸片，含有一第一基板；一第二集成电路裸片，含有一第二基板，其中该第一基板与该第二基板的至少一者具有一第一表面定向，且其中该第一集成电路裸片与该第二集成电路裸片分开；以及一第三裸片，电性内连线该第一集成电路裸片至该第二集成电路裸片，其中该第三裸片包括一第三基板，该第三基板具有一第二表面定向，且其中该第二表面定向不同于该第一表面定向。2.如权利要求1所述的半导体装置，其中：该第一表面定向为一第一结晶晶格定向；该第二表面定向为一第二结晶晶格定向；以及该第一结晶晶格定向与该第二结晶晶格定向定义的一角度介于0度至90度之间。3.如权利要求2所述的半导体装置，其中：该第一结晶晶格定向对应<100>米勒指数；以及该第二结晶晶格定向对应<110>米勒指数。4.如权利要求2所述的半导体装置，其中：该第一结晶晶格定向对应<100>米勒指数；以及该第二结晶晶格定向对应<111>米勒指数。5.一种半导体装置，包括：一第一集成电路裸片，包括一第一半导体基板，其中该第一半导体基板的结晶晶格结构对应<100>米勒指数；一第二集成电路裸片，包括一第二半导体基板，其中该第二半导体基板的结晶晶格结构对应<100>米勒指数；以及...
【专利技术属性】
技术研发人员：林昱圣，高金福，谢宗扬，吴俊霖，庄曜群，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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