一种分层次的电路提取方法技术

本发明专利技术涉及一种结合了结构识别和模式匹配技术的分层次电路提取方法，属于集成电路自动设计技术领域。为解决现有技术中结构识别方式无法识别任意结构的电路以及模式匹配方式效率过低的问题，本发明专利技术所提供的分层次电路提取方法包括：利用结构识别方法从晶体管级电路中识别出各种逻辑门级电路；然后利用模式匹配方法从逻辑门级电路中识别出各种行为级电路模块。该识别方法结合了结构识别和模式匹配的优点，可以高效的从晶体管级的电路识别各种逻辑门以及更高一级的行为级电路，该方法适用于大规模集成电路的识别，甚至是千万级电路的识别，可以有效的加速集成电路的自动化设计进程。

【技术实现步骤摘要】

本专利技术属于集成电路自动设计
，具体涉及一种结合了结构识别和模式匹配技术的分层次电路提取方法。
技术介绍
随着集成电路技术的发展，CMOS电路的复杂度也越来越大，对一些电路识别软件的要求也越来越高。通常意义上，人们用几个不同的等级来表示电路，从低级到高级分别是晶体管级、门级以及行为模型级。晶体管级用晶体管以及它们之间的互联来描述整个电路，门级用各种逻辑门以及它们之间的互联表示电路，行为模型级用各种高层次的行为模型单元，比如寄存器和加法器等等，以及它们之间的互联表示整个电路。 在集成电路的自动设计过程中，能够自动的从晶体管级电路识别出各种门以及高层次的行为级模型单元非常重要，通常情况下，晶体管级的电路仿真耗时太长，而行为级电路仿真则要快很多。电路提取功能对于流片前的版图级仿真非常重要，它可以大大地加快仿真验证的时间。电路提取对于形式验证，电路诊断以及测试电路产生等应用也都非常重要。 目前现存的电路提取方法可以分为两类结构识别和模式匹配。结构识别通过固有的电路规则识别技术来从电路中找到各种逻辑门，比如A.Lester，P.Bazargan-Sabet and A.Greiner，“YAGLE，a secondgeneration functional abstractor for CMOS VLSI circuits”，Proc.of theTenth International Conference on Microelectronics，pp.265-268，1998。结构识别方式虽然相对比较快，但是只能识别一些有规则的电路，比如反相器，与非门等，而对于那些并没有固定规则的电路，比如寄存器等，则难以识别。 模式匹配的方式把电路映射成为一个图，在图中晶体管被映射成为节点，晶体管之间的互联线被映射成为图中的连线。这样，从电路中识别子电路的问题就转变成为从图中识别一个子图的问题。比如G.Pelz and U.Roettcher，“Pattern matching and refinement hybrid approachto circuit comparison”，IEEE Transactions on Computer-Aided Design，pp.264-275，vol.13，no.2，Feb.1994。模式匹配的方式比较灵活，可以识别任何类型的电路。不过，与结构识别的方式相比，模式匹配方式比较复杂，而且要慢很多。模式匹配方式的复杂度取决于两个因素，第一个因素是如何把电路转换成为一个被标注的图，如果图中的每个节点都有一个特殊的标识，子电路的识别就变得相对简单。但是，晶体管级的电路如果转换为图很难为图中的每个节点配上一个相对独立的标识，因为电路就是由普通的PMOS管和NMOS管组成的，它们之间并不能形成标识的不同。第二个因素是如何能够有效地从电路中把子电路识别出来。因此，有效标识以及识别策略将会影响电路识别的效率。为了有效的进行电路识别，人们开发出了各种模式匹配方式，SubGemini就是其中的一个M.Ohlrich，C.Ebeling and E.Ginting，“SubGeminiIdentifying subcircuits using a fast subgraph isomorphismalgorithm”，Proc.IEEE/ACM Design Automation Conference，pp.31-37，1993。这个方法把图中的节点以及节点的邻居节点进行标识，然后使用宽度优先搜索方式来在图中把子图搜索出来。 由于结构识别和模式匹配方式分别具有效率高和灵活的优点，但是通常的电路都比较复杂，只用结构识别方式并不能识别出其中所有的电路，而如果使用模式匹配方式则效率太低，时间太长而不适用于复杂的大规模集成电路。因此，人们正在力图找出一种更高效的电路识别方法。
技术实现思路
(一)要解决的技术问题 本专利技术要解决的技术问题是解决现有技术中结构识别方式无法识别任意结构的电路以及模式匹配方式效率过低的问题，从而高效的识别出门级以及各种行为级电路模块，加速集成电路的自动化设计进程的问题。 (二)技术方案 为解决上述技术方案，本专利技术提供一种分层次电路提取方法，包括如下步骤 步骤1利用结构识别方法从晶体管级电路中识别出各种逻辑门级电路； 步骤2利用模式匹配方法从逻辑门级电路中识别出各种行为级电路模块。 所述步骤1具体包括如下步骤 步骤1.1将晶体管级电路中的晶体管合并为通过源极和漏极相连的晶体管沟道相连器件集合，所述晶体管沟道相连器件集合包括由P型晶体管组成的沟道相连器件集合以及由N型晶体管组成的沟道相连器件集合；由P型晶体管组成的沟道相连器件集合被称为P型树，由N型晶体管组成的沟道相连器件集合被称为N型树； 步骤1.2对所述P型树以及N型树分别进行内部并联和/或串联晶体管的合并操作； 步骤1.3对合并后的P型树以及N型树的逻辑功能进行确定以及鉴定操作，根据其逻辑功能类别将各个P型树和N型树合并成逻辑门电路。 所述步骤1.2具体包括 步骤1.2.1采用并行搜索方法对所述P型树以及N型树进行并行搜索，将所述P型树以及N型树所包含的并联晶体管均分别替换为伪晶体管； 步骤1.2.2采用串行搜索方法对所述P型树以及N型树进行串行搜索，将所述P型树以及N型树所包含的串联晶体管均分别替换为伪晶体管； 步骤1.2.3所述步骤1.2.1以及步骤1.2.2不断重复进行，直至所述P型树以及N型树经过合并后均只剩下最后一个大的伪晶体管。 所述步骤1.3中对合并后的P型树以及N型树的逻辑功能进行确定步骤具体包括 步骤1.3.1对于并联的晶体管，将其相互之间的逻辑关系定义为“或”； 步骤1.3.2对于串联的晶体管，将其相互之间的逻辑关系定义为“与”； 步骤1.3.3重复执行步骤1.3.1和/或步骤1.3.2，最终得到所述合并后的P型树以及N型树的逻辑功能关系式。 所述步骤1.3中对合并后的P型树以及N型树的逻辑功能进行鉴定操作，根据其逻辑功能类别将各个P型树和N型树合并成逻辑门电路的步骤具体包括 步骤1.3.4若所述合并后的P型树和N型树由PN节点相连，并且它们的逻辑功能具有互补的逻辑关系，则该P型树和N型树合并成为一个标准逻辑门电路； 步骤1.3.5若所述通过PN节点相连的P型树和N型树的逻辑功能不具有互补的逻辑关系，则该P型树和N型树合并为一个伪逻辑门电路； 步骤1.3.6对于传输管电路，将其单独分类为传输管逻辑门电路。 所述步骤2具体包括 步骤2.1将所述门级电路转换成为矢量图，所述矢量图为目标矢量图；将库中定义的行为级电路模块转换成为矢量图，所述矢量图为子矢量图； 步骤2.2使用模式匹配方法在门级电路对应的目标矢量图里面结合所述子矢量图找出各个门级子电路所对应的匹配子矢量图，从而在目标待提取电路中提取出各个行为级电路模块。 所述步骤2.1中的矢量图中，包括节点、连线以及标注在节点上的节点属性，有如下定义 所述节点代表各个逻辑门； 所述连线代表各个逻辑门电路之间的互联，连线的方向代表电流的流向； 所述节点属本文档来自技高网...

【技术保护点】
一种分层次电路提取方法，其特征在于，所述方法包括如下步骤：步骤１：利用结构识别方法从晶体管级电路中识别出各种逻辑门级电路；步骤２：利用模式匹配方法从逻辑门级电路中识别出各种行为级电路模块。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨磊，
申请(专利权)人：杨磊，
类型：发明
国别省市：31[中国|上海]