一种探测型制造技术

本申请公开了一种探测型

【技术实现步骤摘要】
一种探测型ESD保护电路及方法


[0001]本申请涉及电子器件
，特别涉及一种探测型
ESD
保护电路及方法
。

技术介绍

[0002]静电放电（
ESD
）很容易引起电子元器件损坏，特别是先进工艺，
65nm
制程及以下，由于栅氧化层变薄，对静电非常敏感，静电放电损伤一般发生在
MOS
器件栅氧化层处的电性击穿，导致栅到沟道形成一条电流漏电通路
。
损伤的
MOS
器件正常功能受到影响，最终导致整个器件失效
。
[0003]为了避免
ESD
导致芯片失效，其内部设计了
ESD
保护电路，常规的
ESD
保护电路包含
ESD
器件和
ESD
网络两部分
。ESD
器件包含二极管和钳位电路
。ESD
网络包含每个电子元器件输入
/
输出端口
、
电源
、
地之间的
ESD
电流路径
。
[0004]常规的
ESD
器件分布在芯片的输入
/
输出端口附近，钳位电路设置在
ESD
网络上，目的是引导
ESD
电流只在
ESD
器件和
ESD
网络上传输，不会流入芯片内部电路
。
为了避免
ESD
电流不流入芯片内部电路，设计的
ESD
器件在
ESD
应力下有较低的阻抗，所以设计的
ESD
器件占用芯片面积会非常大，
ESD
网络有较低网络走线寄生电阻
。65nm CMOS
及以下制程的工艺，芯片功能复杂，多个电源域，多个地域，导致
ESD
设计难度大，前期
ESD
仿真难度大，需要工艺提供
ESD
模型支持，目前很少工艺提供
ESD
模型来对复杂的
ESD
网络进行仿真
。
[0005]ESD
失效后，一般会对芯片开盖并加电做
EMMI
试验，找到失效点，迭代
ESD
设计，加强
ESD
保护的薄弱点
。EMMI
的试验方法有时候很难找到正确的激励定位真正的失效点
。
[0006]有鉴于此，目前亟需一种探测型
ESD
保护电路及方法
。

技术实现思路

[0007]鉴于以上所述现有技术的缺点，本申请提出一种探测型
ESD
保护电路及方法，该电路适用于栅氧化层击穿电压低于
MOS
器件源漏击穿电压，该电路占用芯片面积小，可多个放置于芯片内部单元电路电源和地等端口，具有一次性的
ESD
保护能力和
ESD
失效信号输出
。
[0008]本申请为了实现上述目的具体采用以下技术方案：一种探测型
ESD
保护电路，包括：
ESD
探测控制单元，所述
ESD
探测控制单元包括第一
NMOS
管
、
击穿备用
NMOS
管和第二
NMOS
管；所述击穿备用
NMOS
管的栅端接电源，源端接第二
NMOS
管的漏端，衬底端接源端；所述第一
NMOS
管的栅端通过
ESD
逻辑电平调节模块接击穿备用
NMOS
管的源端，漏端接电源，源端接击穿备用
NMOS
管的漏端，衬底端接地；所述第二
NMOS
管的栅端通过
ESD
逻辑电平调节模块接击穿备用
NMOS
管的源端，源端和衬底端接地；所述
ESD
逻辑电平调节模块，由串联的两个反相器组成
。
[0009]作为一种可选的技术方案，所述反相器包括第一反相器，其被配置为输入端接第二反相器的输出端
、
接击穿备用
NMOS
管的源端，输出端接第二反相器的输入端
、
接
out
端
、
接
第三
NMOS
管的栅级
。
[0010]作为一种可选的技术方案，所述反相器包括第二反相器，其被配置为输入端接第一反相器的输出端和第二
NMOS
管的栅端，输出端接第一
NMOS
管的栅极
、
接第一反相器的输入端和穿备用
NMOS
管的源端
。
[0011]作为一种可选的技术方案，采用标准
65nm CMOS
工艺时，所述第一
NMOS
管的宽长比为
W/L=10um/60nm。
[0012]作为一种可选的技术方案，采用标准
65nm CMOS
工艺时，所述第二
NMOS
管的宽长比为
W/L=10um/400nm。
[0013]作为一种可选的技术方案，采用标准
65nm CMOS
工艺时，击穿备用
NMOS
管的宽长比为
W/L=10um/400nm。
[0014]一种探测型
ESD
保护方法，包括步骤：当芯片中的钳位电路已经将电源电压和接地电压钳位到安全电压时，所述的探测型
ESD
保护电路为无效电路；当芯片中的钳位电路无法将电源电压和接地电压钳位到安全电压时，所述的探测型
ESD
保护电路，根据
ESD
类型开启保护模式
。
[0015]作为一种可选的技术方案，保护模式包括
ESD
正向放电，电源电压与接地电压升高，使接击穿备用
NMOS
管栅端所在的栅氧化层被击穿，被击穿后，击穿备用
NMOS
管的栅极和源极之间形成电阻；此时有电流从电源流入击穿备用
NMOS
管的栅端，通过击穿形成的电阻，流入击穿备用
NMOS
管的源端，接着通过导通的第二
NMOS
管到接地；击穿备用
NMOS
管的源端因击穿，导致电阻被升高
、
向第一反相器的输入端提供高电平，经第二反相器处理后，向第一
NMOS
管的栅端提供高电平
、
第一
NMOS
管导通，第一反相器的输出端向第二
NMOS
管的栅极输出低电平，第二
NMOS
管被关断；通过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种探测型
ESD
保护电路，其特征在于，包括
ESD
探测控制单元，所述
ESD
探测控制单元包括第一
NMOS
管（7）
、
击穿备用
NMOS
管（2）和第二
NMOS
管（4）；所述击穿备用
NMOS
管（2）的栅端接电源（1），源端接第二
NMOS
管（4）的漏端，衬底端接源端；所述第一
NMOS
管（7）的栅端通过
ESD
逻辑电平调节模块接击穿备用
NMOS
管（2）的源端，漏端接电源（1），源端接击穿备用
NMOS
管的漏端，衬底端接地（3）；所述第二
NMOS
管（4）的栅端通过
ESD
逻辑电平调节模块接击穿备用
NMOS
管（2）的源端，源端和衬底端接地（3）；所述
ESD
逻辑电平调节模块，由串联的两个反相器组成
。2.
如权利要求1所述的一种探测型
ESD
保护电路，其特征在于：所述反相器包括第一反相器（5），其被配置为输入端接第二反相器（6）的输出端
、
接击穿备用
NMOS
管（2）的源端，输出端接第二反相器（6）的输入端
、
接
out
端
、
接第三
NMOS
管（4）的栅级
。3.
如权利要求2所述的一种探测型
ESD
保护电路，其特征在于：所述反相器包括第二反相器（6），其被配置为输入端接第一反相器（5）的输出端和第二
NMOS
管（4）的栅端，输出端接第一
NMOS
管（7）的栅极
、
接第一反相器（5）的输入端和穿备用
NMOS
管（2）的源端
。4.
如权利要求1所述的一种探测型
ESD
保护电路，其特征在于：采用标准
65nm CMOS
工艺时，所述第一
NMOS
管（7）的宽长比为
W/L=10um/60nm
，其中：
W
表示宽度，
L
表示长度
。5.
如权利要求4所述的一种探测型
ESD
保护电路，其特征在于：采用标准
65nm CMOS
工艺时，所述第二
NMOS
管（4）的宽长比为
W/L=10um/400nm
，其中：
W
表示宽度，
L
表示长度
。6.
...

【专利技术属性】
技术研发人员：胡欢，
申请(专利权)人：北京中天星控科技开发有限公司，
类型：发明
国别省市：