致能与提供一总线上的一多核环境的装置与方法制造方法及图纸

一种致能与提供一总线上的一多核环境的装置与方法。方法包括：经由配置在处理器核内的配置阵列产生指示信号，其指示多个节点的其中一节点如何被驱动，处理器核设置在多核基板上。经由配置在驱动器内的可配置多核与多封装逻辑电路控制节点如何被驱动。若指示信号指示根据以位置为基础的总线终端规则驱动节点，则根据多个位置信号的其中一位置信号以及多封装信号控制上拉逻辑电路、第一下拉逻辑电路与第二下拉逻辑电路；以及若指示信号指示根据以通讯协定为基础的总线终端规则驱动节点，则根据总线所有权信号控制上拉逻辑电路、第一下拉逻辑电路与第二下拉逻辑电路。本发明专利技术提供良好的总线主动阻抗控制并保留所需的传输线特性。

【技术实现步骤摘要】

本专利技术有关于微电子学，且特别有关于一种致能与维持一总线上的多个处理器环境的机制，其需要主动控制总线终端阻抗(Termination Impedance)，其中该多个处理 器环境包括处理器封装基板(Processor Package Substrate)，其上具有多个处理器晶方 (Die)。
技术介绍
目前，为了以低输出振幅(Low Output Swing)支持快速入射波切换(Incident Wave Switching)，总线架构在两装置(例如，微处理器与对应的存储器控制器)之间 提供点对点总线接口 (Point-To-Point Bus Interface) 0除了提供点对点总线接口 之外，该总线架构亦要求微处理器(或其它装置)在内部提供终端阻抗控制电路，以 动态调整点对点总线上的终端阻抗，其中阻抗值一般可选择匹配总线本身的特性阻抗 (CharacteristicImpedance)0在诸多应用中，通过耦接一精确电阻至该装置上的一输出入接脚，可将阻抗值传 送给该装置。因此，该装置提供晶片上的驱动器(Drivers On-die)，用以根据该总线的规 格，以该选择的阻抗值与电压电平驱动该点对点总线。上述驱动器准备适当传输线，以减少 反射(Reflection)、信号失真(SignalDistortion)与其它传输线效应。当该点对点总线仅对其连接的两个装置有效，因此不适用于某些应用领域(例 如，多个处理器的相关应用)，其需要通过总线连接两个以上的装置。举例来说，在一 应用中，可能需要1至8个处理器，以并行方式经由上述总线与一存储器控制器连接 (Interface)。在未来，可预期会需要更多的处理器来通过同一总线进行通讯。由于多核架构的发展，需要主动控制多个处理器核的终端阻抗，上述多个处理器 核经由总线耦接于一存储器控制器或其它装置，其中每一所述处理器核配置为一单一处理 器晶方，且两个或多个单一处理器晶方设置在与该总线耦接的一多核处理器封装内的单一 基板上。因此，此“多核处理器”表示设置在一单一基板上的两个或多个单一处理器晶方。 该单一基板可为包含多个互连信号以及多个装置的多个层，该单一基板提供该多核处理器 的封装并提供连接(connectivity)至该总线以及其它系统相关信号。本专利技术另外认为极需经由需要主动终端阻抗控制的总线提供多个多核处理器封 装(如上文所述)以耦接至一存储器控制器或其它装置。然而，由于传统总线架构并不能提供良好的总线主动阻抗控制给多个多核处理器 来使用，因而会受到限制。举例来说，当一处理器核驱动上述总线时，将会发现实际的终端 阻抗由除了其它总线装置外的总线上的其它处理器核的并行终端阻抗而产生。因此，驱动 输出入信号至此实际的上拉终端阻抗将会导致高频噪声(High Frequency Noise)、反射 (Reflection)、振铃(Ringing)、时序偏移(Timing Displacement)与其它缺点。因此，本专利技术认为极需经由需要主动阻抗控制的总线提供不同数量的装置的内操 作(Inter-Operation)，其中所述装置包括多核处理器。此外，本专利技术经由一主动控制的总线致能一多核环境。
技术实现思路
本专利技术实施例揭露了一种致能一总线上的一多核环境的装置，其中该总线由主动 终端阻抗控制，该装置包括一配置阵列与多个对应驱动器。该配置阵列位于一处理器核内 且用以产生多个指示信号，每一所述指示信号指示该总线上的多个对应驱动器使用以位置 为基础的总线终端或使用以通讯协定为基础的总线终端，其中该处理器核设置于一多核基 板上。所述多个对应驱动器耦接于所述指示信号、多个位置信号、一总线所有权信号以及一 多封装信号，每一所述对应驱动器用以控制多个对应节点的其中一节点如何被驱动以响应 所述指示信号的其中一对应指示信号的一第一状态。每一所述对应驱动器包括可配置多核 与多封装逻辑电路。若该第一状态指示该以位置为基础的总线终端，可配置多核与多封装 逻辑电路用以根据以位置为基础的终端规则控制上拉逻辑电路、第一下拉逻辑电路以及第 二下拉逻辑电路，若该第一状态指示该以通讯协定为基础的总线终端，可配置多核与多封 装逻辑电路用以根据以通讯协定为基础的终端规则控制该上拉逻辑电路、该第一下拉逻辑 电路以及该第二下拉逻辑电路。 本专利技术实施例更揭露了一种在一总线提供一多核环境的装置，其中该总线由主动 终端阻抗控制。该装置包括可配置多核与多封装逻辑电路以及一配置阵列。该可配置多核 与多封装逻辑电路设置于多个装置中的其中一装置内且耦接至多个对应指示信号的其中 一指示信号、多个位置信号的其中一位置信号、一总线所有权信号以及一多封装信号，且用 以根据所述对应指示信号的其中一指示信号的一第一状态控制上拉逻辑电路、第一下拉逻 辑电路以及第二下拉逻辑电路。该一配置阵列位于一处理器核内且耦接至该可配置多核与 多封装逻辑电路，用以产生所述对应指示信号，每一所述指示信号指示该总线上的多个驱 动器的其中一对应驱动器使用以位置为基础的总线终端规则或使用以通讯协定为基础的 总线终端规则，其中该处理器核设置于一多核基板上。本专利技术实施例更揭露了一种致能一总线上的一多核环境的方法，其中该总线由主 动终端阻抗控制。该方法包括经由配置在一处理器核内的一配置阵列产生一指示信号，该 指示信号指示多个节点的其中一节点如何被驱动，其中该处理器核设置在一多核基板上。 经由配置在一驱动器内的一可配置多核与多封装逻辑电路控制该其中一节点如何被驱动。 该方法还包括若该指示信号指示根据以位置为基础的总线终端规则驱动该其中一节点， 则根据多个位置信号的其中一位置信号以及一多封装信号控制上拉逻辑电路、第一下拉逻 辑电路与第二下拉逻辑电路；以及若该指示信号指示根据以通讯协定为基础的总线终端规 则驱动该其中一节点，则根据一总线所有权信号控制该上拉逻辑电路、该第一下拉逻辑电 路与该第二下拉逻辑电路。本专利技术提供良好的总线主动阻抗控制给多个多核处理器使用，同时保留所需的传 输线特性。附图说明图1是显示需要总线终端阻抗的主动控制的点对点总线的架构示意图。图2是显示经由图1的总线而被致能的多处理器环境的架构示意图。图3是显示微处理器内的多处理器环境的架构示意图。图4是显示本专利技术实施例的单一基板上的多核处理器的架构示意图。图5是显示本专利技术实施例的以位置为基础的多核总线终端装置的架构示意图。图6是显示本专利技术实施例的以位置为基础的多核与多封装总线终端装置的架构 示意图。图7是显示本专利技术实施例的以通讯协定为基础的多核总线终端装置的架构示意 图，其被使用于具有耦接于总线的一或多个多核封装的配置中。图8是显示本专利技术实施例的可配置多核总线终端机制的架构示意图。具体实施方式 为了让本专利技术的特征及优点能更明显易懂，下文特举较佳实施例，并配合所附图 式图1至图8，做详细地说明。本专利技术说明书提供不同的实施例来说明本专利技术不同实施方式 的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本专利技术。且实施例 中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。有鉴于现有技术中讨论的总线接口与在整合电路中用来在装置之间传送数据的 相关技术，在下文中，图1至图3将说明多个本文档来自技高网...

【技术保护点】
一种致能一总线上的一多核环境的装置，其特征在于，该总线由主动终端阻抗控制，该装置包括：一配置阵列，其位于一处理器核内且用以产生多个指示信号，所述指示信号指示该总线上的多个对应驱动器使用以位置为基础的总线终端或使用以通讯协定为基础的总线终端，其中该处理器核设置于一多核基板上；以及所述多个对应驱动器，耦接于所述指示信号、多个位置信号、一总线所有权信号以及一多封装信号，每一所述对应驱动器用以控制多个对应节点的其中一节点如何被驱动以响应所述指示信号的其中一对应指示信号的一第一状态，每一所述对应驱动器包括：可配置多核与多封装逻辑电路，若该第一状态指示该以位置为基础的总线终端，该可配置多核与多封装逻辑电路用以根据以位置为基础的终端规则控制一上拉逻辑电路、一第一下拉逻辑电路以及一第二下拉逻辑电路，若该第一状态指示该以通讯协定为基础的总线终端，该可配置多核与多封装逻辑电路用以根据以通讯协定为基础的终端规则控制该上拉逻辑电路、该第一下拉逻辑电路以及该第二下拉逻辑电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：达鲁斯D嘉斯金斯，詹姆斯R隆柏格，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]