一种装置包括编程器、存储装置和多个核心。编程器利用压缩的配置数据来对熔丝阵列进行编程。存储装置支持对解压缩的配置数据集合的存储和访问。多个核心中的每一个被耦合到熔丝阵列。核心中的一个在上电/重置之后访问熔丝阵列以对用于一个或多个高速缓存存储器的配置数据集合进行解压缩并且将经解压缩的配置数据集合进行存储。多个核心中的每一个都具有重置逻辑和睡眠逻辑。重置逻辑在上电/重置之后采用解压缩的配置数据集合来初始化一个或者多个高速缓存存储器。睡眠逻辑在功率选通事件之后确定功率被恢复，并且随后访问存储装置以检索和采用解压缩的配置数据集合，来在功率选通事件之后初始化一个或者多个高速缓存。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种装置包括编程器、存储装置和多个核心。编程器利用压缩的配置数据来对熔丝阵列进行编程。存储装置支持对解压缩的配置数据集合的存储和访问。多个核心中的每一个被耦合到熔丝阵列。核心中的一个在上电/重置之后访问熔丝阵列以对用于一个或多个高速缓存存储器的配置数据集合进行解压缩并且将经解压缩的配置数据集合进行存储。多个核心中的每一个都具有重置逻辑和睡眠逻辑。重置逻辑在上电/重置之后采用解压缩的配置数据集合来初始化一个或者多个高速缓存存储器。睡眠逻辑在功率选通事件之后确定功率被恢复，并且随后访问存储装置以检索和采用解压缩的配置数据集合，来在功率选通事件之后初始化一个或者多个高速缓存。【专利说明】 相关申请的交叉引用 本申请是如下的美国专利申请的继续申请，并且要求该美国专利申请的优先权权 益。本申请与如下的待决美国及PCT专利申请相关，并且其中的每一个都具有共同的 受让人和共同的专利技术人。
本专利技术大体上涉及微电子领域，并且更具体地，涉及用于在多核功率选通事件之 后恢复压缩的高速缓存修补(repair)数据的装置和方法。
技术介绍
集成器件技术在过去的40年间获得了指数级的进步。特别是在始于4位单指令、10 微米器件的微处理器领域，在半导体制造技术的进步已经使得设计者能够提供在架构和密 度方面越来越复杂的设备。在80年代和90年代中，所谓的流水线微处理器和超标量体系结 构微处理器被开发出来，其在单个管芯(die)上包括数百万个晶体管。现在，在20年之后，64 位的32纳米的设备正在被生产，其在单个管芯上具有数十亿个晶体管，并且其包括用于数 据处理的多个微处理器核心。 从这些早期的微处理器被生产开始就一直坚持的一个要求是：当其被上电时或者 当其被重置时需要利用配置数据来对这些设备进行初始化。例如，很多架构以很多可选择 的频率和/或电压中的一个执行而使得设备能够被致能。其它的架构要求每个设备具有序 列号，以及可以通过指令的执行而被读取的其它信息。另外的设备的内部寄存器和控制电 路需要初始化数据。另外的微处理器，特别是具有板上高速缓存存储器的微处理器使用修 补数据来实现在这些存储器内的冗余电路，以纠正制造的错误。 本领域技术人员将理解，设计者传统上采用管芯上的半导体熔丝阵列来存储和提 供初始配置和修补数据。这些熔丝阵列通常通过在已经制造好部件之后对其中的选择的熔 丝进行烧断来编程，并且阵列包含上千位的信息，其在上电/重置之后通过相应的设备来读 取，以初始化和配置设备来进行操作。 随着过去的数年间设备的复杂度得到增加，对于典型的设备所需要的配置/修补 数据的量也成比例地增加。但是，本领域技术人员将理解，虽然晶体管大小随着所采用的半 导体制造工艺而成比例地缩小，但是半导体熔丝大小由于用于对管芯上的熔丝进行编程的 特定的需求而增加。半导体熔丝中的和其本身的这种现象对于通常受到实际资源(real estate)限制和功率限制的设计者而言是个问题。换言之，在给定的管芯上没有足够的实际 资源来制造庞大的熔丝阵列。 此外，用于在单个管芯上制造多个设备核心的能力已经几何地加剧了该问题，因 为对于每个核心的配置需求导致在单个阵列或者不同的阵列中、在管芯上熔丝数量的需 求，该数量与在其上放置的核心的数量成比例。 此外，本领域技术人员将理解，多核设备使用操作的复杂的功率节省模式，其导致 核心中的一个或者多个当不被使用时，在所谓的功率选通事件（或者"睡眠模式"）中被断 电。因此，当在功率选通事件之后对核心上电时，除了初始化速度需求更加严厉之外，仍然 继续存在对于初始化、配置、以及修补的相同的需求。 因此，需要使得配置/修补数据能够被存储和提供给与迄今已经被提供的设备相 比，在单个管芯上要求明显减少的实际资源以及功率的多核设备的装置和方法。 此外，需要能够存储和提供与当前技术相比明显更多的配置/修补数据，同时要求 在多核管芯上的相同或者更少的实际资源的熔丝阵列机制。 此外，需要便于在功率选通事件之后提示多核设备的初始化、配置、以及修补的技 术。
技术实现思路
本专利技术提供一种用于在功率选通事件之后恢复配置数据的领先技术。在一方面 中，考虑一种用于提供配置数据给集成电路的装置。该装置包括设备编程器、存储装置和多 个核心。设备编程器被耦合到布置在管芯上的半导体熔丝阵列，并且被配置为利用压缩的 配置数据来对半导体熔丝阵列进行编程。存储装置也被布置在管芯上，并且被配置用于解 压缩的配置数据集合的存储和访问。多个核心也被布置在管芯上，其中多个核心中的每一 个被耦合到半导体熔丝阵列，并且其中多个核心中的一个被配置为在上电/重置之后访问 半导体熔丝阵列以进行读取并对压缩的配置数据进行解压缩，并且将用于多个核心中的每 一个内的一个或多个高速缓存存储器的解压缩的配置数据集合存储在存储装置中。多个核 心中的每一个包括重置逻辑和睡眠逻辑。重置逻辑被配置为在上电/重置之后采用解压缩 的配置数据集合来初始化一个或者多个高速缓存存储器。睡眠逻辑被配置为在功率选通事 件之后确定功率被恢复，并且被配置为随后访问存储装置以检索和采用解压缩的配置数据 集合，来在功率选通事件之后初始化一个或者多个高速缓存。 在一方面中，设想到一种用于提供配置数据给集成电路设备的装置。该装置包括 设备编程器和多核微处理器。设备编程器被耦合到布置在管芯上的半导体熔丝阵列，并且 被配置为利用压缩的配置数据来对半导体熔丝阵列进行编程。多核微处理器具有半导体熔 丝阵列、存储装置和多个核心。半导体熔丝阵列被布置在管芯上，向其中编程压缩的配置数 据。存储装置也被布置在管芯上，并且被配置用于解压缩的配置数据集合的存储和访问。多 个核心也被布置在管芯上，其中多个核心中的每一个被耦合到半导体熔丝阵列，并且其中 多个核心中的一个被配置为在上电/重置之后访问半导体熔丝阵列以进行读取并对压缩的 配置数据进行解压缩，并且将用于多个核心中的每一个内的一个或多个高速缓存存储器的 解压缩的配置数据集合存储在存储装置中。多个核心中的每一个包括重置逻辑和睡眠逻 辑。重置逻辑被配置为在上电/重置之后采用解压缩的配置数据集合来初始化一个或者多 个高速缓存存储器。睡眠逻辑被配置为在功率选通事件之后确定功率被恢复，并且被配置 为随后访问存储装置以检索和采用解压缩的配置数据集合，来在功率选通事件之后初始化 一个或者多个高速缓存。 在另一方面中，本专利技术包含一种用于配置集成电路的方法。该方法包括:第一将半 导体熔丝阵列布置在管芯上;经由设备编程器利用压缩的配置数据来对半导体熔丝阵列进 行编程;第二将存储装置布置在管芯上，该存储装置被配置用于解压缩的配置数据集合的 存储和访问；第三将多个微处理器核心布置在管芯上，其中多个微处理器核心中的每一个 被耦合到半导体熔丝阵列，并且其中多个微处理器核心中的一个被配置为在上电/重置之 后访问半导体熔丝阵列以进行读取并对压缩的配置数据进行解压缩，并且将用于多个核心 中的每一个内的一个或多个高速缓存存储器的解压缩的配置数据集合存储在存储装置中； 经由布置在多个核心中的每一个内的重置逻辑在上电/重置之后采用解压缩的配置数据集 合来初始化一个或者多个高速缓存存储器；以及经由布置在多个核心中的每一本文档来自技高网...
【技术保护点】
一种用于提供配置数据给集成电路的装置，该装置包括：设备编程器，其被耦合到布置在管芯上的半导体熔丝阵列，被配置为利用压缩的配置数据来对所述半导体熔丝阵列进行编程；存储装置，其也被布置在所述管芯上，被配置用于解压缩的配置数据集合的存储和访问；以及多个核心，其也被布置在所述管芯上，其中所述多个核心中的每一个被耦合到所述半导体熔丝阵列，并且其中所述多个核心中的一个被配置为在上电/重置之后访问所述半导体熔丝阵列以对所述压缩的配置数据进行读取并进行解压缩，并且将用于所述多个核心中的所述每一个内的一个或多个高速缓存存储器的所述解压缩的配置数据集合存储在所述存储装置中，所述多个核心中的所述每一个包括：重置逻辑，被配置为在上电/重置之后采用所述解压缩的配置数据集合来初始化所述一个或者多个高速缓存存储器；以及睡眠逻辑，被配置为在功率选通事件之后确定功率被恢复，并且被配置为随后访问所述存储装置以检索和采用所述解压缩的配置数据集合，来在所述功率选通事件之后初始化所述一个或者多个高速缓存。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：G葛兰亨利，弟尼斯K詹，史蒂芬嘉斯金斯，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31
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