提供了一种包括熔丝阵列和多个核心的装置。熔丝阵列利用压缩的数据来编程。多个核心中的每一个在上电/重置之后访问熔丝阵列，以读取和解压缩压缩的数据，并且在耦合到多个核心中的每一个的存储装置中存储用于在多个核心中的每一个内的一个或者多个高速缓存存储器的解压缩的数据集合。多个核心中的每一个具有重置逻辑和睡眠逻辑。重置逻辑采用解压缩的数据集合来在上电/重置之后初始化一个或者多个高速缓存存储器。睡眠逻辑确定在功率选通事件之后恢复功率，并且随后访问存储装置，以检索和采用解压缩的数据集合，来在功率选通事件之后初始化一个或者多个高速缓存存储器。
【技术实现步骤摘要】
【专利说明】 相关申请的交叉引用 本申请与如下的待决美国专利申请相关，并且其中的每一个都具有共同的受让人 和共同的专利技术人。【主权项】1. 一种用于向集成电路提供配置数据的装置，所述装置包括： 布置在管芯上的半导体烙丝阵列，向其中编程压缩的配置数据；W及 布置在所述管芯上的多个核也，其中，所述多个核也中的每一个被禪合到所述半导体 烙丝阵列，并且其中，所述多个核也中的一个被配置为在上电/重置之后访问所述半导体 烙丝阵列W对压缩的配置数据进行读取和解压缩，并且在禪合到所述多个核也的所述每一 个的存储装置中存储用于在所述多个核也的所述每一个内的一个或者多个高速缓存存储 器的解压缩的配置数据集合，所述多个核也的所述每一个包括： 重置逻辑，其被配置为采用解压缩的配置数据集合，W在上电/重置之后初始化所述 一个或者多个高速缓存存储器；W及 睡眠逻辑，其被配置为确定在功率选通事件之后恢复功率，并且被配置为随后访问所 述存储装置，W检索和采用所述解压缩的配置数据集合，来在所述功率选通事件之后初始 化所述一个或者多个高速缓存存储器。2. 根据权利要求1所述的装置，其中，在所述多个核也的所述一个中的高速缓存烙丝 元件通过在上电/重置期间执行微代码来对所述压缩的配置数据进行解压缩。3. 根据权利要求1所述的装置，其中，所述解压缩的配置数据集合的每个包括第一多 个半导体烙丝，其指示在所述一个或者多个高速缓存存储器中的所述一个内的一个或者多 个子单元位置，所述一个或者多个高速缓存存储器在正常操作期间不被采用。4. 根据权利要求3所述的装置，其中，所述解压缩的配置数据集合的每个进一步包括 第二多个半导体烙丝，其指示所述一个或者多个高速缓存存储器中的一个内的一个或者多 个替代子单元位置，所述一个或者多个高速缓存存储器在正常操作期间替代所述一个或者 多个子单元位置的相应位置将被采用。5. 根据权利要求4所述的装置，其中，在所述一个或者多个高速缓存存储器的所述一 个内，所述子单元位置和所述替代子单元位置分别包括列和兀余列。6. 根据权利要求4所述的装置，其中，在所述一个或者多个高速缓存存储器的所述一 个内，所述子单元位置和所述替代子单元位置分别包括行和兀余行。7. 根据权利要求1所述的装置，其中，所述装置包括多核微处理器。8. -种用于配置集成电路的方法，所述方法包括： 将半导体烙丝阵列布置在管芯上，向其中编程压缩的配置数据； 将多个微处理器核也布置在管芯上，其中，多个微处理器核也中的每一个被禪合到半 导体烙丝阵列，并且其中，多个微处理器核也中的一个被配置为在上电/重置之后访问半 导体烙丝阵列W对压缩的配置数据进行读取和解压缩，并且在禪合到多个核也中的每一个 的存储装置中存储用于在多个核也中的每一个内的一个或者多个高速缓存存储器的解压 缩的配置数据集合； 经由布置在多个核也中的每一个内的重置逻辑，采用解压缩的配置数据集合，W在上 电/重置之后对一个或者多个高速缓存存储器进行初始化；W及 经由被布置在多个核也中的每一个内的睡眠逻辑，确定在功率选通事件之后恢复功 率，并且随后访问存储装置，W检索和采用解压缩的配置数据集合，来在功率选通事件之后 初始化一个或者多个高速缓存存储器。9. 根据权利要求8所述的方法，其中，在所述多个核也中的一个内的高速缓存烙丝元 件通过在上电/重置期间执行微代码来对所述压缩的配置数据进行解压缩。10. 根据权利要求8所述的方法，其中，所述解压缩的配置数据集合的每一个包括第一 多个半导体烙丝，其指示在所述一个或者多个高速缓存存储器中的一个内的一个或者多个 子单元位置，所述一个或者多个高速缓存存储器在正常操作期间不被采用。11. 根据权利要求10所述的方法，其中，所述解压缩的配置数据集合的每一个进一步 包括第二多个半导体烙丝，其指示所述一个或者多个高速缓存存储器中的一个内的一个或 者多个替代子单元位置，所述一个或者多个高速缓存存储器在正常操作期间替代所述一个 或者多个子单元位置的相应位置将被采用。12. 根据权利要求11所述的方法，其中，在所述一个或者多个高速缓存存储器中的一 个内，子单元位置和替代子单元位置分别包括列和兀余列。13. 根据权利要求11所述的方法，其中，在所述一个或者多个高速缓存存储器中的一 个内，子单元位置和替代子单元位置分别包括行和兀余行。【专利摘要】提供了一种包括熔丝阵列和多个核心的装置。熔丝阵列利用压缩的数据来编程。多个核心中的每一个在上电/重置之后访问熔丝阵列，以读取和解压缩压缩的数据，并且在耦合到多个核心中的每一个的存储装置中存储用于在多个核心中的每一个内的一个或者多个高速缓存存储器的解压缩的数据集合。多个核心中的每一个具有重置逻辑和睡眠逻辑。重置逻辑采用解压缩的数据集合来在上电/重置之后初始化一个或者多个高速缓存存储器。睡眠逻辑确定在功率选通事件之后恢复功率，并且随后访问存储装置，以检索和采用解压缩的数据集合，来在功率选通事件之后初始化一个或者多个高速缓存存储器。【IPC分类】G11C29-00, G11C17-18【公开号】CN104538059【申请号】CN201410667236【专利技术人】G.G.亨利, 弟尼斯.K.詹, 史蒂芬.嘉斯金斯 【申请人】上海兆芯集成电路有限公司【公开日】2015年4月22日【申请日】2014年11月20日本文档来自技高网...
【技术保护点】
一种用于向集成电路提供配置数据的装置，所述装置包括：布置在管芯上的半导体熔丝阵列，向其中编程压缩的配置数据；以及布置在所述管芯上的多个核心，其中，所述多个核心中的每一个被耦合到所述半导体熔丝阵列，并且其中，所述多个核心中的一个被配置为在上电/重置之后访问所述半导体熔丝阵列以对压缩的配置数据进行读取和解压缩，并且在耦合到所述多个核心的所述每一个的存储装置中存储用于在所述多个核心的所述每一个内的一个或者多个高速缓存存储器的解压缩的配置数据集合，所述多个核心的所述每一个包括：重置逻辑，其被配置为采用解压缩的配置数据集合，以在上电/重置之后初始化所述一个或者多个高速缓存存储器；以及睡眠逻辑，其被配置为确定在功率选通事件之后恢复功率，并且被配置为随后访问所述存储装置，以检索和采用所述解压缩的配置数据集合，来在所述功率选通事件之后初始化所述一个或者多个高速缓存存储器。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：GG亨利，弟尼斯K詹，史蒂芬嘉斯金斯，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31
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