半导体结构及其形成方法技术

本公开提供了一种半导体结构的形成方法

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本公开涉及半导体领域，尤其涉及一种半导体结构及其形成方法
。

技术介绍

[0002]随着半导体技术的发展，动态随机存取存储器得到了广泛的应用，该动态随机存取存储器对位线结构的形貌有极高的要求
。
[0003]现有的动态随机存取存储器中，位线接触结构的顶面通常存在高度差，进而导致后续形成的金属层存在高度差，影响位线结构的平整度，最终影响动态随机存取存储器的电学性能
。

技术实现思路

[0004]本公开实施例提供了一种半导体结构及其形成方法：
[0005]第一方面，本公开实施例提供了一种半导体结构，包括：
[0006]提供衬底，所述衬底包括有源区和隔离区；
[0007]在所述衬底上形成第一掩膜叠层；
[0008]刻蚀部分所述第一掩膜叠层和所述衬底，在所述衬底中形成第一接触孔，所述第一接触孔暴露部分所述有源区；
[0009]形成第二初始介质层，所述第二初始介质层填充所述第一接触孔，并覆盖所述掩膜叠层顶部；
[0010]去除部分所述第二初始介质层和所述第一掩膜叠层，形成第一介质层和第二介质层，所述第一介质层和所述第二介质层顶部平齐；
[0011]在所述第一介质层和所述第二介质层上形成位线叠层，对所述位线叠层
、
所述第一介质层和所述第二介质层同时进行图案化处理，以使所述位线叠层形成位线结构，所述第一介质层和所述第二介质层形成位线接触结构；其中，所述位线结构通过所述位线接触结构与所述衬底实现电连接
。
[0012]在一些公开的实施例中，所述去除部分所述第二初始介质层和所述第一掩膜叠层，形成第一介质层和第二介质层包括：
[0013]所述第一掩膜叠层包括依次堆叠设置的第一初始介质层和第一牺牲层，所述第二初始介质层顶部高于所述第一牺牲层的顶部；
[0014]去除所述第一牺牲层
、
部分所述第一初始介质层和部分所述第二初始介质层，所述第一初始介质层和所述第二初始介质层分别形成所述第一介质层和所述第二介质层
。
[0015]在一些公开的实施例中，采用刻蚀工艺去除所述第一牺牲层
、
部分所述第一初始介质层和部分所述第二初始介质层；所述第一牺牲层
、
所述第一初始介质层和所述第二初始介质层的刻蚀速率相同
。
[0016]在一些公开的实施例中，采用化学机械研磨工艺去除所述第一牺牲层
、
部分所述第一初始介质层和部分所述第二初始介质层；所述化学机械研磨工艺中研磨液对于所述第
一牺牲层
、
所述第一初始介质层和所述第二初始介质层的选择比相同
。
[0017]在一些公开的实施例中，所述刻蚀部分所述第一掩膜叠层和所述衬底，在所述衬底中形成第一接触孔，包括：
[0018]对所述第一掩膜叠层进行图案化，以图案化的第一掩膜叠层为掩膜对所述衬底进行刻蚀，形成所述第一接触孔
。
[0019]在一些公开的实施例中，还包括第一隔离层，位于所述第一介质层与所述衬底之间
。
[0020]在一些公开的实施例中，在所述衬底上形成第一掩膜叠层之前，在所述衬底上形成第一初始隔离层，刻蚀部分所述第一掩膜叠层
、
部分所述第一初始隔离层和部分所述衬底，在所述衬底中形成第一接触孔，同时形成第一隔离层
。
[0021]在一些公开的实施例中，所述第一介质层和所述第二介质层的材料相同
。
[0022]第二方面，本公开实施例提供了一种半导体结构，包括：
[0023]衬底，所述衬底包括有源区和隔离区；
[0024]所述衬底上包括第一接触孔，所述第一接触孔底部暴露所述有源区；
[0025]位线接触结构，部分所述位线接触结构位于所述第一接触孔中，所述位线接触结构的底部与所述有源区连接；
[0026]位线结构，所述位线结构通过所述位线接触结构与所述衬底实现电连接
。
[0027]在一些公开的实施例中，所述位线结构包括导电层，所述导电层顶面高于所述衬底表面
。
[0028]在一些公开的实施例中，所述位线结构包括第二隔离层，所述第二隔离层位于所述导电层的顶部
。
[0029]在一些公开的实施例中，所述位线结构包括阻挡层，所述阻挡层位于所述导电层和所述位线接触结构之间
。
[0030]在一些公开的实施例中，所述位线接触结构包括第一接触结构和第二接触结构，所述第一接触结构位于所述第一接触孔中，所述第二接触结构位于所述衬底的上方
。
[0031]本公开实施例提供的半导体结构的形成方法，通过对第二初始介质层和第一掩膜叠层同时进行刻蚀，有助于避免第一介质层和第二介质层存在高度差，进而有助于提高后续形成的位线的平整度，进而提高器件整体的电学性能
。
附图说明
[0032]图1是根据本公开实施例提供的一种半导体结构的形成方法的流程图；
[0033]图2‑7是根据本公开实施例提供的半导体结构的形成方法的分步结构示意图；
[0034]图8是图1提供的一种半导体结构的形成方法步骤
S205
的流程图；
[0035]图9是本公开实施例提供的半导体结构的示意图
。
[0036]图中，
[0037]1：衬底
:11
：有源区
:12
：隔离区；
[0038]2：第一掩膜叠层；
21
：第一初始介质层；
22
：第一介质层；
23
：第一牺牲层；
24
：第一刻蚀层；
25
：第一阻挡层；
26
：第一掩膜图案；
[0039]3：第一接触孔；
[0040]4：第二初始介质层；
41
：第二介质层；
[0041]5：位线接触结构；
51
：第一接触结构；
52
：第二接触结构；
53
：第一初始隔离层；
54
：第一隔离层；
[0042]6：位线结构；
61
：阻挡层；
62
：导电层；
63
：第二隔离层；
64
：第二刻蚀层；
65
：第二阻挡层；
66
：第二掩膜图案
。
具体实施方式
[0043]为使本公开的目的
、
技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本公开进一步详细说明
。
应该理解，这些描述只是示例性的，而并非要限制本公开的范围
。
此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体结构的形成方法，其特征在于，所述方法包括：提供衬底，所述衬底包括有源区和隔离区；在所述衬底上形成第一掩膜叠层；刻蚀部分所述第一掩膜叠层和所述衬底，在所述衬底中形成第一接触孔，所述第一接触孔暴露部分所述有源区；形成第二初始介质层，所述第二初始介质层填充所述第一接触孔，并覆盖所述掩膜叠层顶部；去除部分所述第二初始介质层和所述第一掩膜叠层，形成第一介质层和第二介质层，所述第一介质层和所述第二介质层顶部平齐；在所述第一介质层和所述第二介质层上形成位线叠层，对所述位线叠层
、
所述第一介质层和所述第二介质层进行图案化处理，以使所述位线叠层形成位线结构，所述第一介质层和所述第二介质层形成位线接触结构；其中，所述位线结构通过所述位线接触结构与所述衬底实现电连接
。2.
根据权利要求1所述的半导体结构的形成方法，其特征在于，所述去除部分所述第二初始介质层和所述第一掩膜叠层，形成第一介质层和第二介质层包括：所述第一掩膜叠层包括依次堆叠设置的第一初始介质层和第一牺牲层，所述第二初始介质层顶部高于所述第一牺牲层的顶部；去除所述第一牺牲层
、
部分所述第一初始介质层和部分所述第二初始介质层，所述第一初始介质层和所述第二初始介质层分别形成所述第一介质层和所述第二介质层
。3.
根据权利要求2所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺去除所述第一牺牲层
、
部分所述第一初始介质层和部分所述第二初始介质层；所述第一牺牲层
、
所述第一初始介质层和所述第二初始介质层的刻蚀速率相同
。4.
根据权利要求2所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺去除所述第一牺牲层
、
部分所述第一初始介质层和部分所述第二初始介质层；所述化学机械研磨工艺中研磨液对于所述第一牺牲层
、
所述第一初始介质层和所述第二初始介质层的选择比相同
。5.
根据权利...

【专利技术属性】
技术研发人员：武宏发，刘忠明，夏军，刘淼，陈龙阳，于业笑，占梦丹，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：