闪存的编程信号控制电路制造技术

本发明专利技术公开了一种闪存的编程信号控制电路，在一次编程中，数据输入信号中的

【技术实现步骤摘要】
闪存的编程信号控制电路


[0001]本专利技术涉及半导体集成电路领域，特别是涉及一种闪存
(flash)
的编程信号控制电路
。

技术介绍

[0002]如图1所示，是现有闪存的存储单元
101
的电路结构示意图；如图2所示，是现有闪存的存储单元
101
的剖面结构示意图；如图3所示，是现有闪存的部分阵列结构图；现有闪存包括多个存储单元
101
，由多个所述存储单元
101
组成阵列单元
301
，由多个所述阵列单元
301
排列形成闪存的阵列结构
。
[0003]各所述存储单元
101
都采用分离栅浮栅器件
。
[0004]如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区
205a
和第二源漏区
206
，位于所述第一源漏区
205a
和所述第二源漏区
205b
之间的多个分离的具有浮栅
104
的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构
103
；所述第一栅极结构中具有位于所述浮栅
104
顶部的控制栅
105。
[0005]所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记
102a
和
102b
表示
。
[0006]所述分离栅浮栅器件为
N
型器件，所述第一源漏区
205a
和所述第二源漏区
205b
都由
N+
区组成
。
[0007]P
型掺杂的沟道区位于所述第一源漏区
205a
和所述第二源漏区
205b
之间且被各所述第一栅极结构和所述第二栅极结构
103
所覆盖
。
所述第一源漏区
205a
和所述第二源漏区
205b
都形成于
P
型半导体衬底
201
且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区
205a
和所述第二源漏区
205b
之间的所述
P
型半导体衬底
201
组成或者进一步在所述
P
型半导体衬底
201
上进行掺杂形成
。
[0008]所述存储单元
101
的所述第一源漏区
205a
连接第一源漏电极，第一源漏电极会连接到位线
BLa。
[0009]所述存储单元
101
的所述第二源漏区
205b
连接到第二源漏电极，第二源漏电极会连接到位线
BLb。
[0010]各所述第一栅极结构由隧穿介质层
202、
所述浮栅
104、
控制栅介质层
203
和所述控制栅
105
叠加而成
。
[0011]各所述第二栅极结构
103
由字线栅介质层
204
和字线栅
106
叠加而成
。
[0012]所述控制栅
105
连接到对应的控制栅线，所述字线栅
106
连接到字线
WL。
图1中，所述存储单元
101
包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用
CG0
和
CG1
表示，第一栅极结构
102a
的所述控制栅
105
连接到控制栅线
CG0
，第一栅极结构
102b
的所述控制栅
105
连接到控制栅线
CG1。
[0013]对所述存储单元
101
的选定存储位进行编程
(Program)
时，以对图2中所述第一栅极结构
102a
中的浮栅
104
对应的存储位即存储位
‘
a
’
为选定存储位为例，所加电压如表一所
示，包括：
[0014]所述控制栅线
CG1
接
6V
，用于将第一栅极结构
102b
所控制的沟道区的区域段打开即导通；
[0015]所述字线
WL
接
1.5V
，用于将所述第二栅极结构
103
所控制的沟道区的区域段打开；
[0016]位线
BLb
接编程电流
Idp
，
Idp
约等于3μ
A。
[0017]控制栅线
CG0
接
9V
的高压，位线
BLa
接源编程电压
Vsp
，
Vsp
为
4.5V
的高压，这样，编程电流经过所述第一栅极结构
102b
和所述第二栅极结构
103
所控制的沟道区的区域段到达所述第一栅极结构
102a
的底部之后，由于控制栅线
CG0
和所述位线
BLa
都是高压，故能实现源端热电子注入编程
。
[0018]由于所述源编程电压
Vsp
是连接到选定的位线，故也称位线编程电压
(VBLp)。
[0019]表一
[0020]BLa(V)CG0(V)WL(V)CG1(V)BLb(V)Vsp
＝
4.591.56Idp
[0021]如图3所示，所述阵列结构中，各所述存储单元
101
排列成行和列
。
[0022]同一列的各所述存储单元
101
并联在两根相邻的所述位线之间并组成存储列
。
图3中显示了第1列存储列的各所述存储单元
101
并联在位线
BL0
和
BL1
之间，在位线
BLk
和
BLk+1
之间的存储列的类数最大
。
多列所述存储列还会组成输入输出
(IO)
部分，图3中显示了
IO0
至
Ion。
[0023]在所述阵列结构中，同一行上的各所述存储单元
101
的位于相同行的所述第二栅极结构
103
都连接到同一行的字线
WL
，同一行上的各所述存储单元
101
的位于相同行的所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种闪存的编程信号控制电路，其特征在于：闪存具有由存储单元排列形成的阵列结构；编程时的数据输入信号包括
m+1
位，
m
为大于等于1的正整数，所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案；在一次所述编程中，所述数据输入信号中的各位数据同时实现写入
m+1
位的所述存储单元中；在编程时，所述数据输入信号中的0数据位对应的所述存储单元的源极所连接的位线为选定位线，所述选定位线的数量等于所述数据输入信号中0数据的个数；源编程电压在所述第一编程信号的控制下连接到各所述选定位线，各所述选定位线分别具有第一寄生电容，所述源编程电压会对各所述选定位线的第一寄生电容进行充电使各所述选定位线的电位上升并达到所述源编程电压，初始阶段为所述选定位线的电位达到所述源编程电压之前的阶段，所述初始阶段形成第一延时；所述第一延时由所述数据输入信号确定，所述数据输入信号中0数据的个数越多和1数据的个数越少，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越大，所述第一延时越大；所述数据输入信号中0数据的个数越少和1数据的个数越多，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越小，所述第一延时越小；所述第一编程信号由编程信号控制电路的输出端输出，所述编程信号控制电路的输入端连接初始编程信号；所述编程信号控制电路使所述第一编程信号的有效电平切换沿相对于所述初始编程信号的有效电平切换沿产生第二延时，所述第二延时的大小由所述数据输入信号控制，所述数据输入信号中0数据的个数越多和1数据的个数越少，所述第二延时越小；所述数据输入信号中的0数据的个数越少和1数据的个数越多，所述第二延时越大；所述源编程电压加在各所述选定位线上的有效时间为所述第一编程信号的有效电平的时间减去所述第一延时，所述第二延时用于对所述第一延时进行补偿，使所述数据输入信号在各种所述数据图案下对应的各所述选定位线上的有效时间差异减小或相等
。2.
如权利要求1所述的闪存的编程信号控制电路，其特征在于：各所述存储单元都采用分离栅浮栅器件；所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅，所述浮栅作为存储位；各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的所述位线
。3.
如权利要求2所述的闪存的编程信号控制电路，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个
。4.
如权利要求3所述的闪存的编程信号控制电路，其特征在于：所述分离栅浮栅器件为
N
型器件，所述第一源漏区和所述第二源漏区都由
N+
区组成；
P
型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段
。
5.
如权利要求4所述的闪存的编程信号控制电路，其特征在于：所述阵列结构中，各所述存储单元排列成行和列；同一列的各所述存储单元并联在两根相邻的所述位线之间并组成存储列
。6.
如权利要求5所述的闪存的编程信号控制电路，其特征在于：在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线；对选定存储单元的选定存储位进行编程操作时，和所述选定存储单元连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流
。7.
如...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：