NAND制造技术

本发明专利技术提供一种

【技术实现步骤摘要】
NAND器件铜互连工艺


[0001]本专利技术涉及半导体
，特别是涉及一种
NAND
器件铜互连工艺
。

技术介绍

[0002]目前，集成电路后段主流采用铜互连工艺技术
。NAND
工艺顶部
CD
尺寸
(Top CD)
只有
30
‑
40nm
，常规阻挡层
barrier/
种子层
seed
填充后，
CD
小于
10nm
，非常容易出现铜空洞和缺失两种缺陷，对铜电镀
/
铜研磨挑战极大
。
[0003]改善铜空洞，通常采用两种做法
。
一种办法是减薄介电氧化层
(TEOS/FSG/low K/ULK
等
)
厚度，促进
ECP
底部填充
。
另外一种方法是减薄阻挡层
barrier/
种子层
seed
厚度，减弱析出量现象，增大
ECP
填充窗口
。
然而，现有技术上，无论是沟槽宽度还是阻挡层
barrier/
种子层
seed
厚度均已达到工艺极限，难以从这两个常规方法上得到进一步改善
。
[0004]铜缺失是由于
NAND
工艺
CD
较小，
ECP
填充后的退火导致应力挤压产生铜析出
。
另外退火导致的晶格增大也会使
ECP
析出现象严重，进一步不利于铜填充
。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种
NAND
器件铜互连工艺，用于解决现有技术的
NAND
工艺中出现铜空洞和缺失的问题
。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种
NAND
器件铜互连工艺，至少包括：
[0007]步骤一
、
提供半导体结构，在所述半导体结构上形成由
SiN
层
、TEOS
层
、NFD
层
、TiN
层依次自下而上堆叠的叠层；
[0008]步骤二
、
刻蚀所述叠层形成沟槽；所述沟槽在所述
TiN
层位置的宽度小于在所述
TEOS
层位置的宽度；
[0009]步骤三
、
对所述沟槽进行第一湿法刻蚀，以拓宽所述沟槽在所述
TiN
层位置的宽度；
[0010]步骤四
、
在所述沟槽内壁依次沉积阻挡层和种子层；
[0011]步骤五
、
在所述沟槽内填充金属，并进行顶部平坦化；
[0012]步骤六
、
用碱性化学清洗剂进行清洗工艺，将所述金属顶部氧化形成一层氧化层
。
[0013]优选地，步骤一中的所述半导体结构包括第一金属结构和填充于所述第一金属结构之间的介质层
。
[0014]优选地，步骤二中的所述沟槽用于填充金属形成第二金属结构
。
[0015]优选地，步骤三中的所述第一湿法刻蚀的清洗液对所述
TiN
层的刻蚀速率大于对所述
TEOS
层的刻蚀速率
。
[0016]优选地，步骤三中的所述第一湿法刻蚀的清洗液包括双氧水
、EKC
清洗液和
DHF
清洗液，其中双氧水用于拓宽所述沟槽在所述
TiN
层位置的宽度；之后依次利用
EKC
清洗液和
DHF
清洗液去除刻蚀后产生的聚合物
。
[0017]优选地，步骤三中拓宽所述沟槽在所述
TiN
层位置的宽度以使后续填充金属不产生空洞
。
[0018]优选地，步骤五中在所述沟槽内采用
ECP
方法填充金属
。
[0019]优选地，步骤五中填充的金属为铜
。
[0020]优选地，步骤五中顶部平坦化的方法为化学机械研磨
。
[0021]优选地，步骤六中的所述碱性化学清洗剂为
EKC
清洗剂，在所述金属顶部形成的所述氧化层为氧化铜，以避免填充于所述沟槽内的铜被氧化而造成缺失
。
[0022]如上所述，本专利技术的
NAND
器件铜互连工艺，具有以下有益效果：本专利技术通过在用于填充第二金属结构的沟槽刻蚀后引入对硬掩膜有刻蚀率的湿法清洗剂，并取消铜填充后面的退火工艺，扩大了
ECP
填充窗口，消除了铜空洞的缺陷；在铜的顶部平坦化后增加一道碱性清洗剂清洗，在铜表面形成一层致密的氧化膜，防止下层铜氧化析出，解决了铜缺失的问题
。
附图说明
[0023]图1显示为本专利技术中刻蚀叠层形成沟槽后的结构示意图；
[0024]图2显示为本专利技术中拓宽所述沟槽在所述
TiN
层位置的宽度后的结构示意图；
[0025]图3显示为在所述沟槽内填充金属后的结构示意图；
[0026]图4显示为本专利技术的
NAND
器件铜互连工艺流程图
。
具体实施方式
[0027]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效
。
本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变
。
[0028]请参阅图1至图
4。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目
、
形状及尺寸绘制，其实际实施时各组件的型态
、
数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂
。
[0029]本专利技术提供一种
NAND
器件铜互连工艺，如图4所示，图4显示为本专利技术的
NAND
器件铜互连工艺流程图，该方法至少包括以下步骤：
[0030]步骤一
、
提供半导体结构，在所述半导体结构上形成由
SiN
层
、TEOS
层
、NFD
层
、TiN
层依次自下而上堆叠的叠层；
[0031]本专利技术进一步地，本实施例的步骤一中的所述半导体结构包括第一金属结构和填充于所述第一金属结构之间的介质层
。
[0032]如本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种
NAND
器件铜互连工艺，其特征在于，至少包括：步骤一
、
提供半导体结构，在所述半导体结构上形成由
SiN
层
、TEOS
层
、NFD
层
、TiN
层依次自下而上堆叠的叠层；步骤二
、
刻蚀所述叠层形成沟槽；所述沟槽在所述
TiN
层位置的宽度小于在所述
TEOS
层位置的宽度；步骤三
、
对所述沟槽进行第一湿法刻蚀，以拓宽所述沟槽在所述
TiN
层位置的宽度；步骤四
、
在所述沟槽内壁依次沉积阻挡层和种子层；步骤五
、
在所述沟槽内填充金属，并进行顶部平坦化；步骤六
、
用碱性化学清洗剂进行清洗工艺，将所述金属顶部氧化形成一层氧化层
。2.
根据权利要求1所述的
NAND
器件铜互连工艺，其特征在于：步骤一中的所述半导体结构包括第一金属结构和填充于所述第一金属结构之间的介质层
。3.
根据权利要求1所述的
NAND
器件铜互连工艺，其特征在于：步骤二中的所述沟槽用于填充金属形成第二金属结构
。4.
根据权利要求1所述的
NAND
器件铜互连工艺，其特征在于：步骤三中的所述第一湿法刻蚀的清洗液对所述
TiN
层的刻蚀速率大于对所述

【专利技术属性】
技术研发人员：杨钰，张健，李虎，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：