半导体存储器装置及其制造方法制造方法及图纸

本文可提供一种半导体存储器装置及其制造方法。该半导体存储器装置可包括栅极层叠物和设置在栅极层叠物中的沟道结构，其中，该沟道结构可包括：沟道层，其包括穿透栅极层叠物的第一部分以及从第一部分延伸以突出高于栅极层叠物的第二部分；芯绝缘层，其设置在沟道结构的中央区域中；以及屏障层，其设置在沟道层和芯绝缘层之间。层和芯绝缘层之间。层和芯绝缘层之间。

【技术实现步骤摘要】
半导体存储器装置及其制造方法


[0001]本专利技术公开的各种实施方式总体上涉及半导体存储器装置和制造该半导体存储器装置的方法，更具体地，涉及一种三维(3D)半导体存储器装置和制造该3D半导体存储器装置的方法。

技术介绍

[0002]即使供电中断时，非易失性存储器装置也保留所存储的数据。最近，随着存储器单元以单层形成在基板上的二维(2D)非易失性存储器装置达到其物理缩放极限(例如，集成度)，已提出了包括垂直层叠在基板上的存储器单元的三维(3D)非易失性存储器装置。
[0003]这些3D非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅电极以及穿过层间绝缘层和栅电极的沟道层，其中存储器单元沿着沟道层层叠。然而，为了改进这些3D非易失性存储器装置的操作可靠性，需要进一步改进其结构和制造方法。

技术实现思路

[0004]本专利技术公开的各种实施方式涉及一种半导体存储器装置和制造该半导体存储器装置的方法，其使得能够方便其制造工艺并且具有稳定的结构和改进的特性。
[0005]本专利技术公开的实施方式可提供一种半导体存储器装置。该半导体存储器装置可包括栅极层叠物和设置在栅极层叠物中的沟道结构，其中，沟道结构包括：沟道层，其包括穿透栅极层叠物的第一部分和从第一部分延伸以突出高于栅极层叠物的第二部分；芯绝缘层，其设置在沟道结构的中央区域中；以及屏障层，其设置在沟道层和芯绝缘层之间。
[0006]本专利技术公开的实施方式可提供一种制造半导体存储器装置的方法。该方法可包括以下步骤：在基板上形成栅极层叠物；形成穿过栅极层叠物并延伸到基板中的开口；在开口中形成存储器层；在存储器层中形成沟道层；在沟道层中形成屏障层；在屏障层中形成芯绝缘层；去除基板，使得沟道层包括穿透栅极层叠物的第一部分和从第一部分延伸以突出高于栅极层叠物的第二部分；以及将导电杂质注入到沟道层的第二部分中。
[0007]本专利技术公开的实施方式可提供一种制造半导体存储器装置的方法。该方法可包括以下步骤：在基板上形成栅极层叠物；形成穿过栅极层叠物并延伸到基板中的第一开口；在第一开口中形成存储器层；在存储器层中形成沟道层，该沟道层包括穿透栅极层叠物的第一部分和从第一部分延伸以突出高于栅极层叠物的第二部分；在沟道层中形成第一芯绝缘层；去除基板、存储器层和沟道层的相应部分，使得第一芯绝缘层暴露；通过去除第一芯绝缘层来形成第二开口；沿着第二开口的表面形成屏障层；以及将导电杂质注入到沟道层的第二部分中。
[0008]对于本领域普通技术人员而言，从以下结合附图对实施方式的详细描述，本专利技术的这些和其它特征和优点将变得显而易见。
附图说明
[0009]图1A和图1B是示出根据本专利技术公开的实施方式的半导体存储器装置的结构的示意性截面图。
[0010]图2A和图2B是示出根据本专利技术公开的实施方式的半导体存储器装置的结构的示意性截面图。
[0011]图3A至图3E是示出根据本专利技术公开的实施方式的半导体存储器装置的制造方法的示意性截面图。
[0012]图4A至图4E是示出根据本专利技术公开的实施方式的半导体存储器装置的制造方法的示意性截面图。
[0013]图5是示出根据本专利技术公开的实施方式的存储器系统的配置的简化框图。
[0014]图6是示出根据本专利技术公开的实施方式的计算系统的配置的简化框图。
具体实施方式
[0015]在符合本说明书或申请中公开的本专利技术公开的概念的实施方式中，举例说明了具体结构或概念描述以描述符合本专利技术公开的概念的实施方式。然而，符合本专利技术公开的概念的实施方式不应解释为仅限于所描述的实施方式，在不脱离本专利技术的范围的情况下，其它实施方式或其修改也可按各种形式实现。
[0016]在本专利技术公开的实施方式中，将理解，尽管本文中可使用术语“第一”和“第二”来描述各种元件，但这些元件不应受这些术语限制。这些术语用于将一个元件与其它元件相区分。例如，在不脱离本专利技术公开的教导的情况下，下面讨论的第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
[0017]图1A和图1B是示出根据本专利技术公开的实施方式的半导体存储器装置的结构的示意性截面图。
[0018]参照图1A和图1B，根据本专利技术公开的实施方式的半导体存储器装置可包括栅极层叠物GST、穿透栅极层叠物GST的沟道结构19以及在沟道结构19和栅极层叠物GST之间的存储器层13。半导体存储器装置的单元串CS可沿着沟道结构19限定。半导体存储器装置还可包括掺杂半导体层20。掺杂半导体层20可形成在栅极层叠物CST、沟道结构19和存储器层13的相应顶部上方。掺杂半导体层20可覆盖栅极层叠物CST、沟道结构19和存储器层13的相应顶部。
[0019]栅极层叠物GST可包括交替地层叠的导电层11A、11B和11C和绝缘层12。导电层11A、11B和11C可包括第一导电层11A、第二导电层11B和第三导电层11C。第一导电层11A和第三导电层11C可以是选择线。第一导电层11A可以是源极选择线SSL，第三导电层11C可以是漏极选择线DSL。第二导电层11B可设置在第一导电层11A和第三导电层11C之间，并且可以是字线WL。绝缘层12可被配置为将层叠的导电层11A、11B和11C彼此绝缘，并且可包括诸如氧化物或氮化物的绝缘材料。
[0020]包括在栅极层叠物GST中的第一导电层11A、第二导电层11B和第三导电层11C的数量可被调节为各种值。第一导电层11A的数量和第三导电层11C的数量可彼此相等或不同。在示例中，第一导电层11A的数量可大于第三导电层11C的数量。
[0021]沟道结构19可沿着栅极层叠物GST的层叠方向穿透栅极层叠物GST。沟道结构19可
包括由存储器层13包围的沟道层14以及形成沟道结构19的中央区域的屏障层16、芯绝缘层17和覆盖图案18。沟道结构19还可包括设置在沟道层14和屏障层16之间的衬层15。衬层15可被配置为将沟道层14和屏障层16彼此绝缘，并且可包括诸如氧化物或氮化物的绝缘材料。
[0022]单元串CS可包括通过与单元串CS对应的沟道层14彼此串联连接的至少一个源极选择晶体管、存储器单元和至少一个漏极选择晶体管。选择晶体管可设置在沟道层14与第一导电层11A和第三导电层11C彼此交叉的区域中。源极选择晶体管可设置在沟道层14和第一导电层11A彼此交叉的区域中。漏极选择晶体管可设置在沟道层14和第三导电层11C彼此交叉的区域中。存储器单元可设置在沟道层14和第二导电层11B彼此交叉的区域中。
[0023]沟道层14可具有垂直结构。沟道层14可用作属于与沟道层14对应的单元串CS的选择晶体管和存储器单元的沟道区域。沟道层14可由硅(Si)、锗(Ge)或其组合形成。在实施方式中，沟道层14可包括未掺杂硅，并且可包括包含n型杂质和p型杂质中的至少一种的掺杂区域。可通过使用联接到存储器单元的字线WL与沟道层14之间的电位差减小存储器单元的阈值电压来执行对存储器单元的擦除操作。可使本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：栅极层叠物；以及沟道结构，该沟道结构设置在所述栅极层叠物中，其中，所述沟道结构包括：沟道层，该沟道层包括第一部分和第二部分，所述第一部分穿透所述栅极层叠物，所述第二部分从所述第一部分延伸以突出高于所述栅极层叠物；芯绝缘层，该芯绝缘层设置在所述沟道结构的中央区域中；以及屏障层，该屏障层设置在所述沟道层和所述芯绝缘层之间。2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：掺杂半导体层，该掺杂半导体层被设置为与所述栅极层叠物和所述沟道层的所述第二部分交叠。3.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的所述第二部分包括n型杂质和p型杂质中的至少一种。4.根据权利要求1所述的半导体存储器装置，其中，所述屏障层包括金属层和金属氮化物层中的至少一种。5.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：衬层，该衬层设置在所述屏障层和所述沟道层之间。6.根据权利要求1所述的半导体存储器装置，其中，所述屏障层包括与所述芯绝缘层的绝缘材料不同的绝缘材料。7.根据权利要求2所述的半导体存储器装置，其中，所述沟道层和所述屏障层插置在所述芯绝缘层和所述掺杂半导体层之间，并且所述芯绝缘层通过所述沟道层和所述屏障层与所述掺杂半导体层间隔开。8.根据权利要求2所述的半导体存储器装置，其中，所述芯绝缘层接触所述掺杂半导体层，并且所述沟道层和所述屏障层沿着所述芯绝缘层的侧壁延伸。9.一种制造半导体存储器装置的方法，该方法包括以下步骤：在基板上形成栅极层叠物；形成穿过所述栅极层叠物并延伸到所述基板中的开口；在所述开口中形成存储器层；在所述存储器层中形成沟道层；在所述沟道层中形成屏障层；在所述屏障层中形成芯绝缘层；去除所述基板，使得所述沟道层包括第一部分和第二部分，所述第一部分穿透所述栅极层叠物，所述第二部分从所述第一部分延伸以突出高于所述栅极层叠物；以及将导电杂质注入到所述沟道层的所述第二部分中...

【专利技术属性】
技术研发人员：吴在永，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：