半导体存储器装置制造方法及图纸

本申请涉及半导体存储器装置。一种半导体存储器装置包括：第一沟道结构，其与绝缘结构相邻并且贯穿多个导电层；第二沟道结构，其与绝缘结构间隔开并且贯穿多个导电层；第一杂质区域，其包括在第一沟道结构的端部中；以及第二杂质区域，其包括在第二沟道结构的端部中。第一杂质区域中的杂质的掺杂浓度不同于第二杂质区域中的杂质的掺杂浓度。杂质区域中的杂质的掺杂浓度。杂质区域中的杂质的掺杂浓度。

【技术实现步骤摘要】
半导体存储器装置


[0001]本公开总体上涉及半导体存储器装置，并且更具体地，涉及三维半导体存储器装置。

技术介绍

[0002]为了提高半导体存储器装置的集成度，已经提出了三维半导体存储器装置。三维半导体装置可以包括多个存储器单元串。每个存储器单元串可以包括贯穿多个层叠的导电层的沟道结构。随着贯穿多个导电层的沟道结构的布置密度增加，三维半导体存储器装置的集成度增加，但是在确保半导体存储器装置的操作可靠性上存在局限性。

技术实现思路

[0003]根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：字线；选择线，其与字线间隔开，选择线与字线交叠；绝缘结构，其与字线交叠，绝缘结构沿着选择线的边缘延伸；第一沟道结构，其与绝缘结构相邻，第一沟道结构贯穿字线和选择线；第二沟道结构，其与绝缘结构间隔开，第二沟道结构贯穿字线和选择线；第一杂质区域，其包括于第一沟道结构的端部中，其中第一沟道结构的端部与选择线相邻；以及第二杂质区域，其包括于第二沟道结构的端部中，其中第二沟道结构的端部与选择线相邻，其中第一杂质区域中的杂质的掺杂浓度不同于第二杂质区域中的杂质的掺杂浓度。
[0004]根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：栅极层叠结构，其包括多个导电层和多个层间绝缘层，其中导电层和层间绝缘层各自具有在第一方向和第二方向上延伸的表面，第一方向和第二方向彼此交叉，其中导电层与层间绝缘层在第三方向上交替地层叠，并且其中第三方向与表面交叉；绝缘结构，其贯穿多个导电层中的至少一个；第一沟道结构，其与绝缘结构接触，第一沟道结构在第三方向上延伸以贯穿栅极层叠结构；第二沟道结构，其与绝缘结构间隔开，第二沟道结构在第三方向上延伸以贯穿栅极层叠结构；第一杂质区域，其包括于第一沟道结构的端部中；以及第二杂质区域，其包括于第二沟道结构的端部中，其中第一杂质区域和第二杂质区域中的每一个包括n型杂质，并且其中第一杂质区域中的n型杂质的掺杂浓度大于第二杂质区域中的n型杂质的掺杂浓度。
[0005]根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：栅极层叠结构，其包括多个导电层和多个层间绝缘层，其中导电层和层间绝缘层各自具有在第一方向和第二方向上延伸的表面，第一方向和第二方向彼此交叉，其中导电层与层间绝缘层在第三方向上交替地层叠，并且其中第三方向与表面交叉；绝缘结构，其贯穿多个导电层中的至少一个；第一沟道结构，其与绝缘结构接触，第一沟道结构在第三方向上延伸以贯穿栅极层叠结构；第二沟道结构，其与绝缘结构间隔开，第二沟道结构在第三方向上延伸以贯穿栅极层叠结构；以及p型杂质区域，其包括于第一沟道结构中的与绝缘结构相邻的部分中。
附图说明
[0006]现在将在下文中参照附图更全面地描述实施方式的各种示例；然而，它们可以以不同形式实现并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式以使得本公开对于本领域技术人员来说能够实施。
[0007]在附图中，为了例示清楚起见，可能夸大了尺寸。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在附加的居间元件。贯穿附图，相似附图标记指代相似元件。
[0008]图1是例示根据本公开的实施方式的半导体存储器装置的框图。
[0009]图2是例示根据本公开的实施方式的存储器单元阵列的电路图。
[0010]图3A和图3B是示意性例示根据本公开的实施方式的半导体存储器装置的垂直布置的图。
[0011]图4是例示根据本公开的实施方式的半导体存储器装置的平面图。
[0012]图5例示了沿着图4所示的线I
‑
I
′
和II
‑
II
′
截取的半导体存储器装置的截面。
[0013]图6是例示根据本公开的实施方式的掺杂半导体结构和沟道结构的截面图。
[0014]图7A、图7B和图7C是例示根据本公开的实施方式的第一沟道结构的平面图。
[0015]图8是例示根据本公开的实施方式的第二沟道结构的平面图。
[0016]图9A、图9B、图10、图11A、图11B、图11C、图12和图13是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。
[0017]图14是例示根据本公开的实施方式的存储器系统的配置的框图。
[0018]图15是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0019]本文公开的具体结构和功能描述仅仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且它们不应被解释为限于本文阐述的具体实施方式。
[0020]将理解的是，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分开，而非暗示元件的数量或顺序。将理解的是，当元件或层等被称为在另一元件或层等“上”、或者“连接到”或“联接到”另一元件或层等时，它可以直接在另一元件或层等“上”、直接“连接到”或“联接到”另一元件或层等，或者可以存在居间元件或层等。相反，当元件或层等被称为“直接在”另一元件或层等“上”、或者“直接连接到”或“直接联接到”另一元件或层等时，不存在居间元件或层等。
[0021]各种实施方式可以提供能够提高操作可靠性的半导体存储器装置。
[0022]图1是例示根据本公开的实施方式的半导体存储器装置的框图。
[0023]参照图1，半导体存储器装置50可以包括外围电路结构40和存储器单元阵列10。
[0024]外围电路结构40可以被配置为执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出存储器单元阵列10中所存储的数据的读取操作以及用于擦除存储器单元阵列10中所存储的数据的擦除操作。在实施方式中，外围电路结构40可以包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器
39。
[0025]存储器单元阵列10可以通过公共源极线CSL、位线BL、漏极选择线DSL、字线WL和源极选择线SSL连接到外围电路结构40。
[0026]输入/输出电路21可以向控制电路23传送从半导体存储器装置50的外部装置(例如，存储器控制器)接收到的命令CMD和地址ADD。输入/输出电路21可以与外部装置和列解码器35交换数据DATA。
[0027]控制电路23可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
[0028]电压发生电路31可以响应于操作信号OP_S而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。
[0029]行解码器33可以响应于行地址RADD而向漏极选择线DSL、字线WL和源极选择线SSL传送操作电压Vop。
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【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，所述半导体存储器装置包括：字线；选择线，所述选择线与所述字线间隔开，所述选择线与所述字线交叠；绝缘结构，所述绝缘结构与所述字线交叠，所述绝缘结构沿着所述选择线的边缘延伸；第一沟道结构，所述第一沟道结构与所述绝缘结构相邻，所述第一沟道结构贯穿所述字线和所述选择线；第二沟道结构，所述第二沟道结构与所述绝缘结构间隔开，所述第二沟道结构贯穿所述字线和所述选择线；第一杂质区域，所述第一杂质区域包括在所述第一沟道结构的端部中，其中，所述第一沟道结构的端部与所述选择线相邻；以及第二杂质区域，所述第二杂质区域包括在所述第二沟道结构的端部中，其中，所述第二沟道结构的端部与所述选择线相邻，其中，所述第一杂质区域中的杂质的掺杂浓度不同于所述第二杂质区域中的杂质的掺杂浓度。2.根据权利要求1所述的半导体存储器装置，其中，所述第一杂质区域和所述第二杂质区域中的每一个包括n型杂质，其中，所述第一杂质区域中的n型杂质的掺杂浓度大于所述第二杂质区域中的n型杂质的掺杂浓度。3.根据权利要求1所述的半导体存储器装置，其中，所述第一杂质区域和所述第二杂质区域中的每一个包括n型杂质区域，其中，所述第一杂质区域还包括在所述n型杂质区域和所述绝缘结构之间的p型杂质区域。4.根据权利要求3所述的半导体存储器装置，其中，所述第一杂质区域中的n型杂质的掺杂浓度与所述第二杂质区域中的n型杂质的掺杂浓度相同。5.根据权利要求3所述的半导体存储器装置，其中，所述第一杂质区域中的n型杂质的掺杂浓度大于所述第二杂质区域中的n型杂质的掺杂浓度。6.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：第一存储器层，所述第一存储器层沿着所述第一沟道结构的侧壁延伸，所述第一存储器层具有朝向所述绝缘结构打开的开口；以及环形第二存储器层，所述环形第二存储器层围绕所述第二沟道结构的侧壁。7.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道结构包括：芯绝缘层，所述芯绝缘层在所述字线和所述选择线的层叠方向上延伸；覆盖半导体层，所述覆盖半导体层在所述芯绝缘层上；以及沟道半导体层，所述沟道半导体层沿着所述芯绝缘层的侧壁和所述覆盖半导体层的侧壁延伸，其中，所述沟道半导体层包括与所述绝缘结构接触的部分，并且其中，所述覆盖半导体层包括与所述绝缘结构接触的部分。8.根据权利要求7所述的半导体存储器装置，其中，所述第一杂质区域被包括在所述覆盖半导体层的内部并且在所述沟道半导体层的端部，并且
其中，所述沟道半导体层的端部与所述覆盖半导体层和所述选择线相邻。9.一种半导体存储器装置，所述半导体存储器装置包括：栅极层叠结构，所述栅极层叠结构包括多个导电层和多个层间绝缘层，其中，所述导电层和所述层间绝缘层各自具有在第一方向和第二方向上延伸的表面，所述第一方向和所述第二方向彼此交叉，其中，所述导电层和所述层间绝缘层在第三方向上交替地层叠，并且其中，所述第三方向与所述表面交叉；绝缘结构，所述绝缘结构贯穿所述多个导电层中的至少一个；第一沟道结构，所述第一沟道结构与所述绝缘结构接触，所述第一沟道结构在所述第三方向上延伸以贯穿所述栅极层叠结构；第二沟道结构，所述第二沟道结构与所述绝缘结构间隔开，所述第二沟道结构在所述第三方向上延伸以贯穿所述栅极层叠结构；第一杂质区域，所述第一杂质区域包括在所述第一沟道结构的端部中；以及第二杂质区域，所述第二杂质区域包括在所述第二沟道结构的端部中，其中，所述第一杂质区域和所述第二杂质区域中的每一个包括n型杂质，并且其中，所述第一杂质区域中的n型杂质的掺杂浓度大于所述第二杂质区域中的n型杂质的掺杂浓度。10.根据权利要求9所述的半导体存储器装置，其中，所述第一沟道结构包括：第一芯绝缘层，所述第一芯绝缘层在所述第三方向上延伸；第一覆盖半导体层，所述第一覆盖半导体层设置在所述第一芯绝缘...

【专利技术属性】
技术研发人员：林延燮，权殷美，金南局，沈根守，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：