半导体元件制造技术

本发明专利技术提供一种存储器元件，可以应用于三维

【技术实现步骤摘要】
半导体元件、存储器元件及其制造方法


[0001]本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种存储器元件及其制造方法
。

技术介绍

[0002]非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛采用于个人电脑和其他电子设备中
。
目前业界较常使用的三维存储器包括或非门
(NOR)
存储器以及与非门
(NAND)
存储器
。
此外，另一种三维存储器为与门
(AND)
存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点
。
因此，三维存储器元件的发展已逐渐成为目前的趋势
。
然而，仍存在许多与三维存储器元件相关的挑战
。

技术实现思路

[0003]本专利技术实施例提出一种存储器元件可以使得多个通道区彼此分离并具有掺杂，以降低漏电流，增加元件裕度
(device window)
，并提升开启电流
。
[0004]本专利技术实施例提出一种存储器元件的制造方法可以与现有工艺整合
。
[0005]依据本专利技术实施例的一种存储器元件，包括：栅极堆叠结构
、
掺杂的通道堆叠结构
、
源极柱与漏极柱以及多个介电结构
。
栅极堆叠结构位于衬底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层
。
>掺杂的通道堆叠结构延伸穿过所述栅极堆叠结构，其中所述掺杂的通道堆叠结构包括彼此间隔开的多个掺杂的通道环
。
源极柱与漏极柱延伸穿过所述掺杂的通道堆叠结构，且所述源极柱与所述漏极柱分别与所述多个掺杂的通道环电性连接
。
多个介电结构位于所述多个栅极层与所述多个掺杂的通道环之间
。
[0006]依据本专利技术实施例的一种存储器元件的制造方法，包括以下步骤
。
形成中间堆叠结构于衬底上，其中所述中间堆叠结构包括彼此交替堆叠的多个第一中间层与多个第二中间层
。
形成开口于所述中间堆叠结构中
。
形成通道柱于所述开口的侧壁
。
于所述通道柱内形成与所述通道柱电性连接的源极柱与漏极柱
。
移除所述多个第一中间层，以形成多个第一水平开口
。
移除所述多个第一水平开口所裸露出的部分所述通道柱，以形成多个环空间，并蚀刻所述通道柱以形成多个通道环，所述的多个通道环被所述多个环空间分隔开
。
将多个绝缘层填入所述多个第一水平开口与所述多个环空间中
。
移除所述多个第二中间层，以形成多个第二水平开口
。
对所述多个通道环进行掺杂工艺，以使所述多个通道环形成多个掺杂的通道环，其中所述多个掺杂的通道环与填入于所述多个环空间中的所述多个绝缘层彼此交替堆叠成掺杂的通道堆叠结构
。
将多个栅极层填入于所述多个第二水平开口中，其中所述多个栅极层与填入所述多个第一水平开口的所述多个绝缘层彼此交替成栅极堆叠结构
。
形成多个介电结构，位于所述多个栅极层与所述多个掺杂的通道环之间
。
[0007]依据本专利技术实施例的一种半导体元件，包括：堆叠结构
、
垂直柱以及二电极柱
。
所述堆叠结构位于衬底上，其中所述堆叠结构包括多个导体层
。
所述垂直柱，延伸贯穿所述堆
叠结构，其中所述垂直柱包括彼此间隔开的多个通道环，所述多个通道环具有第一掺杂浓度
。
所述二电极柱，延伸穿过所述堆叠结构
。
所述二电极柱具有第二掺杂浓度且分别与所述多个通道环电性连接
。
所述第一掺杂浓度小于所述第二掺杂浓度
。
[0008]在本专利技术实施例中，通道环彼此之间以绝缘层物理性分隔开，有助于栅极层控制通道区，因此可以降低存储单元之间的漏电流，增加元件裕度
(device window)
，提升开启与关闭的电流比
(I
on
/I
off
)。
再者，由于多个通道环是掺杂的，因此可以通过掺杂浓度的改变来调控通道区的阈值电压，增加通道的开启电流
。
再者，本专利技术实施例的存储器元件的制造方法可以将在栅极堆叠结构中延伸的通道柱切割成多个彼此分离的通道环并使得通道环被掺杂，且可与现有工艺整合
。
附图说明
[0009]图
1A
示出根据一些实施例的
3D AND
快闪存储器阵列的电路图
。
[0010]图
1B
示出图
1A
中部分的存储阵列的局部三维视图
。
[0011]图
1C
与图
1D
示出图
1B
的切线
I
‑
I
’
的剖面图
。
[0012]图
1E
示出图
1B、
图
1C、
图
1D
的切线
II
‑
II
’
的上视图
。
[0013]图
2A
至图
2M
是依照本专利技术的实施例的一种半导体元件的制造流程的剖面示意图
。
[0014]附图标记说明
[0015]10
：存储器阵列
[0016]12、112
：电荷存储层
/
介电结构
[0017]14、114
：隧穿层
[0018]16、116b
：掺杂的通道环
[0019]28、128
：绝缘柱
[0020]32a
：第一导体柱
/
源极柱
/
电极柱
[0021]32b
：第二导体柱
/
漏极柱
/
导体柱
/
电极柱
[0022]36、136
：阻挡层
[0023]38、138
：栅极层
[0024]38
：字线
[0025]40、140
：电荷存储结构
/
介电结构
[0026]50、100
：介电衬底
[0027]50s
：表面
[0028]52、GSK
：栅极堆叠结构
[0029]54、101、107、122
：绝缘层
[0030]54B、122B
：主体部
[0031]54E、122E
：延伸部
[0032]60
：箭头
[0033]102、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种存储器元件，其特征在于，包括：栅极堆叠结构，位于衬底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层；掺杂的通道堆叠结构，延伸穿过所述栅极堆叠结构，其中所述掺杂的通道堆叠结构包括彼此间隔开的多个掺杂的通道环；源极柱与漏极柱，延伸穿过所述掺杂的通道堆叠结构内，其中所述源极柱与漏极柱分别与所述多个掺杂的通道环电性连接；以及多个介电结构，位于所述多个栅极层与所述多个掺杂的通道环之间
。2.
根据权利要求1所述的存储器元件，其特征在于，所述多个掺杂的通道环的掺质的导电型与所述源极柱与漏极柱的掺质的导电型相同
。3.
根据权利要求1所述的存储器元件，其特征在于，所述多个掺杂的通道环的掺杂浓度是所述源极柱与漏极柱的掺杂浓度的
1/50
至
1/10。4.
根据权利要求1所述的存储器元件，其特征在于，所述多个绝缘层包括：多个主体部，与所述多个栅极层彼此交替堆叠；以及多个延伸部，与所述多个主体部连接，且与所述多个掺杂的通道环交替堆叠形成所述掺杂的通道堆叠结构
。5.
根据权利要求1所述的存储器元件，其特征在于，所述多个绝缘层的至少其中之一具有界面
、
狭缝或孔隙
。6.
一种存储器元件的制造方法，其特征在于，包括：形成中间堆叠结构于衬底上，其中所述中间堆叠结构包括彼此交替堆叠的多个第一中间层与多个第二中间层；形成开口于所述中间堆叠结构中；形成通道柱于所述开口的侧壁；于所述通道柱内形成与所述通道柱电性连接的源极柱与漏极柱；移除所述多个第一中间层，以形成多个第一水平开口；移除所述多个第一水平开口所裸露出的部分所述通道柱，以形成多个环空间，并蚀刻所述通道柱以形成多个通道环，所述的多个通道环被所述多个环空间分隔开；填入多个绝缘层于所述多个第一水平开口与所述多个环空间中；移除所述多个第二中间层，以形成多个第二水平开口；对所述多个通道环进行掺杂工艺，以使所述多个通道环形成多个掺杂的通道环，其中所述多个掺杂的通道环与填入于所述多个环空间中的所述多个绝缘层彼此交替堆叠成掺杂的通道堆叠结构；将多个栅极层填入于所述多个第二水平开口中，其中所述多个栅极层与填入所述...

【专利技术属性】
技术研发人员：曾碧山，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：