集成芯片及业务处理方法技术

本发明专利技术公开了一种集成芯片及业务处理方法，其中所述集成芯片包括：第一晶圆，包括

【技术实现步骤摘要】
集成芯片及业务处理方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种集成芯片及业务处理方法
。

技术介绍

[0002]随着集成电路
(Integrated Circuits
，
IC)
设计复杂度及制造工艺水平的不断提升，芯片日益小型化
。
在传统的片上系统
(System on Chip
，
SOC)
芯片中，所有芯片器件或组件
(
例如中央处理器
(Central Processing Unit
，
CPU)
及存储芯片等
)
都安置于二维
(2D)
半导体的集成电路
IC
层
。
[0003]然而在实践中发现，随着
IC
复杂度的增长，存储芯片所占
SOC
的面积比重越来越大，也存在与其他组件
(
例如
CPU
等
)
的设计需求和制造工艺越来越不匹配的情况
。
如果仍然使用传统的
2D
集成布局制造，将会限制
SOC
芯片的数据读写速度，同时影响整个芯片的性能
。

技术实现思路

[0004]本申请实施例通过提供一种集成芯片及业务处理方法，解决了现有技术中采用二维集成布局制造的集成芯片
(SOC
芯片
)
存在数据读写速度受限及芯片性能受影响的技术问题
。
[0005]一方面，本申请通过本申请的一实施例提供一种集成芯片，所述集成芯片包括：
[0006]第一晶圆，包括
A
个第一接口，
A
为正整数；
[0007]第二晶圆，包括
B
个第二接口，
B
为正整数；
[0008]C1个第一路由模块，每个所述路由模块设置于所述第一晶圆上，用于连接所述第一晶圆上的所述第一接口，以使
A
个所述第一接口通过
C1个所述路由模块相互访问；且，每个所述路由模块均包括至少一个路由接口，
C1为正整数；
[0009]其中，第一目标接口和第二目标接口采用三维异质集成技术进行混合键合，以将所述第一晶圆和所述第二晶圆封装为所述集成芯片；所述第一目标接口为所述第一接口或位于所述第一晶圆上的所述路由接口，所述第二目标接口为所述第二接口
。
[0010]可选地，所述集成芯片还包括：
C2个第二路由模块设置于所述第二晶圆上，用于连接所述第二晶圆上的所述第二接口，以使
B
个所述第二接口通过
C2个所述路由模块相互访问，其中所述第二目标接口为所述第二接口或位于所述第二晶圆上的所述路由接口
,C2为正整数
。
[0011]可选地，所述第一晶圆包括多个第一单元阵列，所述第二晶圆包括多个第二单元阵列；
[0012]至少部分所述第一单元阵列设置有所述第一接口，和
/
或，至少部分所述第二单元阵列设置有所述第二接口
。
[0013]可选地，所述第一单元阵列包括处理单元阵列，所述第二单元阵列包括存储单元阵列或模拟电路阵列；或者，
[0014]所述第一单元阵列包括存储单元阵列或模拟电路阵列，所述第二单元阵列包括处理单元阵列
。
[0015]可选地，多个所述处理单元阵列通过总线或数据访问单元相互连接
。
[0016]可选地，所述第一单元阵列中设置有控制处理单元，所述控制处理单元通过所述第一接口采用三维异质混合键合技术与各个所述第二单元阵列连接
。
[0017]可选地，所述控制处理单元包括逻辑接口，所述控制处理单元通过所述逻辑接口与位于所述第一晶圆或所述第二晶圆上的所述路由接口连接
。
[0018]可选地，所述控制处理单元还包括指令解析子单元
、
读数据子单元
、
写数据子单元和合并子单元，其中所述读数据子单元和所述写数据子单元分别均与所述指令解析子单元和所述合并子单元连接，所述读数据子单元和所述合并子单元均与位于所述控制处理单元外部的存储阵列单元连接
。
[0019]可选地，所述第一目标接口和所述第二目标接口的数量有
D
个，且所述第一目标接口和所述第二目标接口为呈一一映射布置，其中：
[0020]若所述第一目标接口为所述第一接口，所述第二目标接口为所述第二接口，则
D
为小于或等于
M1的正整数，
M1为
A
和
B
中的最小值；或者，
[0021]若所述第一目标接口为所述第一晶圆上的所述路由接口，所述第二目标接口为所述第二接口，则
D
为小于或等于
M2的正整数，
M2为
B
和
C1中的最小值；或者，
[0022]若所述第一目标接口为所述第一接口，所述第二目标接口为所述第二晶圆上的所述路由接口，则
D
为小于或等于
M3的正整数，
M3为
A
和
C2中的最小值；或者，
[0023]若所述第一目标接口为所述第一晶圆上的所述路由接口，所述第二目标接口为所述第二晶圆上的所述路由接口，则
D
为小于或等于
M4的正整数，
M4为
C1和
C2中的最小值
。
[0024]可选地，所述路由模块还包括外设接口，用于连接外部设备，以使所述外部设备通过所述外设接口与所述路由模块通信
。
[0025]可选地，所述第一晶圆的数量至少为一个，所述第二晶圆的数量至少为一个，所述集成芯片为将所述第一晶圆与一个所述第二晶圆进行多层晶圆采用三维异质集成技术互连集成而封装所得的
。
[0026]可选地，所述第一晶圆的数量有多个，所述第二晶圆的数量有一个，所述集成芯片为将多个所述第一晶圆与一个所述第二晶圆进行多层晶圆的互连集成而封装所得的
。
[0027]可选地，所述第一晶圆的数量有一个，所述第二晶圆的数量有多个，所述集成芯片为将一个所述第一晶圆与多个所述第二晶圆进行多层晶圆的互连集成而封装所得的
。
[0028]另一方面，本申请通过本申请的一实施例提供一种业务处理方法，应用于如上所述的集成芯片中，所述方法包括：
[0029]第一单元阵列通过第一接口接收到第二晶圆发送的第一数据请求信息，所述第一数据请求信息用于请求存储在第一晶圆的数据，所述第一晶圆包括多个所述第一单元阵列；
[0030]第一单元阵列根据所述第一数据请求信息确定所述数据是否存储在自身；
[0031]若否，则通过路由模块向其他的第一单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种集成芯片，其特征在于，所述集成芯片包括：第一晶圆，包括
A
个第一接口，
A
为正整数；第二晶圆，包括
B
个第二接口，
B
为正整数；
C1个第一路由模块，每个所述路由模块设置于所述第一晶圆上，用于连接所述第一晶圆上的所述第一接口，以使
A
个所述第一接口通过
C1个所述路由模块相互访问；且，每个所述路由模块均包括至少一个路由接口，
C1为正整数；其中，第一目标接口和第二目标接口采用三维异质集成技术进行混合键合，以将所述第一晶圆和所述第二晶圆封装为所述集成芯片；所述第一目标接口为所述第一接口或位于所述第一晶圆上的所述路由接口，所述第二目标接口为所述第二接口
。2.
根据权利要求1所述的集成芯片，其特征在于，还包括：
C2个第二路由模块设置于所述第二晶圆上，用于连接所述第二晶圆上的所述第二接口，以使
B
个所述第二接口通过
C2个所述路由模块相互访问，其中所述第二目标接口为所述第二接口或位于所述第二晶圆上的所述路由接口，
C2为正整数
。3.
根据权利要求1或2所述的集成芯片，其特征在于，所述第一晶圆包括多个第一单元阵列，所述第二晶圆包括多个第二单元阵列；至少部分所述第一单元阵列设置有所述第一接口，和
/
或，至少部分所述第二单元阵列设置有所述第二接口
。4.
根据权利要求3所述的集成芯片，其特征在于，所述第一单元阵列包括处理单元阵列，所述第二单元阵列包括存储单元阵列或模拟电路阵列；或者，所述第一单元阵列包括存储单元阵列或模拟电路阵列，所述第二单元阵列包括处理单元阵列
。5.
根据权利要求4所述的集成芯片，其特征在于，多个所述处理单元阵列通过总线或数据访问单元相互连接
。6.
根据权利要求3所述的集成芯片，其特征在于，所述第一单元阵列中设置有控制处理单元，所述控制处理单元通过所述第一接口采用三维异质混合键合技术与各个所述第二单元阵列连接
。7.
根据权利要求6所述的集成芯片，其特征在于，所述控制处理单元包括逻辑接口，所述控制处理单元通过所述逻辑接口与位于所述第一晶圆或所述第二晶圆上的所述路由接口连接
。8.
根据权利要求7所述的集成芯片，其特征在于，所述控制处理单元还包括指令解析子单元
、
读数据子单元
、
写数据子单元和合并子单元，其中所述读数据子单元和所述写数据子单元分别均与所述指令解析子单元和所述合并子单元连接，所述读数据子单元和所述合并子单元均与位于所述控制处理单元外部的存储阵列单元连接
。9.
根据权利要求2所述的集成芯片，其特征在于，所述第一目标接口和所述第二目标接口的数量有
D
个，且所述第一目标接口和所述第二目标接口呈一一映射布置，其中：若所述第一目标接口为所述第一接口，所述第二目标接口为所述第二接口，则
D
为小于或等于

【专利技术属性】
技术研发人员：侯彬，张颖，左丰国，王玉冰，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：