具有同时数据加载和计算能力的存算一体结构和加载方法技术

本发明专利技术提供了一种具有同时数据加载和计算能力的存算一体结构和加载方法，涉及存内计算技术领域，所述结构包括：

【技术实现步骤摘要】
具有同时数据加载和计算能力的存算一体结构和加载方法


[0001]本专利技术涉及存内计算
，尤其涉及一种具有同时数据加载和计算能力的存算一体结构和加载方法
。

技术介绍

[0002]近年来，神经网络快速发展并取得巨大成功，随之而来的是计算需求的指数增长
。
然而，受限于处理模块和存储模块之间频繁的数据搬移，计算性能的进一步提升面临瓶颈
。
因有望打破这一瓶颈，存算一体技术受到学术界和产业界的广泛关注
。
[0003]存算一体即将存储模块和计算模块融为一体，以减少或消除两者之间频繁的数据搬移过程
。
由于在神经网络中，乘加
(multiply
‑
and
‑
accumulation)
操作占据了计算总量的
90
％以上，面向乘加算子的存算一体单元和宏设计大量涌现
。
从存储介质层面看，基于传统存储器
Flash、DRAM、SRAM
和基于新型非易失存储器
RRAM、MRAM、PCM
等的存算一体设计均已有大量报道
。
其中，由于
SRAM
的工艺成熟度和基于先进工艺的可扩展性，
SRAM
存算一体成为当前学术界和产业界研究的热点
。
在现有的
SRAM
存算一体架构中，由于
SRAM
单元面积较大，权重数据不能全部保存在
SRAM
内部，需要从片外多次加载和刷新；且由于
SRAM
是非易失存储器，掉电后需要重新加载权重数据
。
这使得
SRAM
存算一体的数据加载开销非常大，甚至超过了计算本身消耗的延迟，且数据加载过程中，计算过程被暂停，浪费了大量的计算资源
。
通过多个存算一体阵列的轮流数据加载和计算可以解决计算暂停问题，但引入了更大的面积开销，进而造成成本上升
。
本专利技术提出一种具有同时数据加载和计算的存算一体结构
。

技术实现思路

[0004]有鉴于此，本专利技术提供一种具有同时数据加载和计算能力的存算一体结构和加载方法，以解决上述提及的至少一个问题
。
[0005]为了实现上述目的，本专利技术采用以下方案：
[0006]根据本专利技术的第一方面，提供一种具有同时数据加载和计算能力的存算一体结构，所述结构包括：
SRAM
存算一体单元和
SRAM
暂存单元，所述
SRAM
存算一体单元包括本地计算单元和6晶体管
SRAM
，所述
SRAM
暂存单元耦合在所述本地计算单元和所述6晶体管
SRAM
之间，所述
SRAM
暂存单元为所述本地计算单元提供本周期的权重信息的同时，所述6晶体管
SRAM
从片外存储单元加载下一周期所需的权重信息，并在所述本地计算单元完成本周期计算的同时，将下一周期所需的权重信息同步导入所述
SRAM
暂存单元
。
[0007]作为本专利技术的一个实施例，上述结构中的
SRAM
存算一体单元包括电流域
SRAM
存算一体单元或电荷域
SRAM
存算一体单元
。
[0008]作为本专利技术的一个实施例，上述结构中的
SRAM
存算一体单元为电流域
SRAM
存算一体单元时，所述6晶体管
SRAM
包括晶体管
T1、T2、T3、T4、T5
和
T6
，其中晶体管
T1、T2
构成反相器
INV1
，晶体管
T3
和
T4
构成反相器
INV2
，
INV1
和
INV2
相互耦合，晶体管
T5
和
T6
作为开关与字线
、
位线以及
INV1、INV2
相耦合，所述本地计算单元包括晶体管
T7
和
T8
，所述
SRAM
暂存单元
包括晶体管
T9
和节点寄生电容
C0，所述晶体管
T9
的漏极连接至晶体管
T1
和
T2
的栅极，源极连接至晶体管
T8
的栅极，栅极连接至
WEN
，所述晶体管
T8
的源极输出
CBL
，漏极连接至晶体管
T7
的源极，所述晶体管
T7
的栅极连接至激活信号
ACT
，漏极连接电源电压或固定电位，所述节点寄生电容
C0一端接地，另一端连接至晶体管
T8
栅极，所述节点寄生电容
C0用于完成权重信息的暂存，所述晶体管
T9
用来隔离参与计算的权重信号和正在加载的权重信号
。
[0009]作为本专利技术的一个实施例，上述结构中的
SRAM
存算一体单元为电荷域
SRAM
存算一体单元时，所述6晶体管
SRAM
包括晶体管
T1、T2、T3、T4、T5
和
T6
，其中晶体管
T1、T2
构成反相器
INV1
，晶体管
T3
和
T4
构成反相器
INV2
，
INV1
和
INV2
相互耦合，晶体管
T5
和
T6
作为开关与字线
、
位线以及
INV1、INV2
相耦合，所述本地计算单元包括晶体管
T7、T8
和电容
C
c
，所述
SRAM
暂存单元包括晶体管
T9、T10、
节点寄生电容
C0和
C1，所述晶体管
T9
的栅极连接至
WEN
，漏极连接至晶体管
T5
的漏极，源极连接至晶体管
T7
的栅极，所述晶体管
T7
的源极连接激活值信号
MWL
，漏极和晶体管
T8
的漏极连接，所述晶体管
T10
的栅极连接至
WEN
，漏极连接至晶体管
T6
的漏极，源极连接至晶体管
T8
的栅极，所述晶体管
T8
的源极连接至激活值信号
MWLB
，所述节点寄生电容
C0一端接地，另本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种具有同时数据加载和计算能力的存算一体结构，其特征在于，所述结构包括：
SRAM
存算一体单元和
SRAM
暂存单元，所述
SRAM
存算一体单元包括本地计算单元和6晶体管
SRAM
，所述
SRAM
暂存单元耦合在所述本地计算单元和所述6晶体管
SRAM
之间，所述
SRAM
暂存单元为所述本地计算单元提供本周期的权重信息的同时，所述6晶体管
SRAM
从片外存储单元加载下一周期所需的权重信息，并在所述本地计算单元完成本周期计算的同时，将下一周期所需的权重信息同步导入所述
SRAM
暂存单元
。2.
如权利要求1所述的具有同时数据加载和计算能力的存算一体结构，其特征在于，所述
SRAM
存算一体单元包括电流域
SRAM
存算一体单元或电荷域
SRAM
存算一体单元
。3.
如权利要求2所述的具有同时数据加载和计算能力的存算一体结构，其特征在于，当所述
SRAM
存算一体单元为电流域
SRAM
存算一体单元时，所述6晶体管
SRAM
包括晶体管
T1、T2、T3、T4、T5
和
T6
，其中晶体管
T1、T2
构成反相器
INV1
，晶体管
T3
和
T4
构成反相器
INV2
，
INV1
和
INV2
相互耦合，晶体管
T5
和
T6
作为开关与字线
、
位线以及
INV1、INV2
相耦合，所述本地计算单元包括晶体管
T7
和
T8
，所述
SRAM
暂存单元包括晶体管
T9
和节点寄生电容
C0，所述晶体管
T9
的漏极连接至晶体管
T1
和
T2
的栅极，源极连接至晶体管
T8
的栅极，栅极连接至
WEN
，所述晶体管
T8
的源极输出
CBL
，漏极连接至晶体管
T7
的源极，所述晶体管
T7
的栅极连接至激活信号
ACT
，漏极连接电源电压或固定电位，所述节点寄生电容
C0一端接地，另一端连接至晶体管
T8
栅极，所述节点寄生电容
C0用于完成权重信息的暂存，所述晶体管
T9
用来隔离参与计算的权重信号和正在加载的权重信号
。4.
如权利要求2所述的具有同时数据加载和计算能力的存算一体结构，其特征在于，当所述
SRAM
存算一体单元为电荷域
SRAM
存算一体单元时，所述6晶体管
SRAM
包括晶体管
T1、T2、T3、T4、T5
和
T6
，其中晶体管
T1、T2
构成反相器
INV1
，晶体管
T3
和
T4
构成反相器
INV2
，
INV1
和
INV2
相互耦合，晶体管
T5
和
T6
作为开关与字线
、
位线以及
INV1、INV2
相耦合，所述本地计算单元包括晶体管
T7、T8
和电容
C
c
，所述
SRAM
暂存单元包括晶体管
T9、T10、
节点寄生电容
C0和
...

【专利技术属性】
技术研发人员：刘均展，张和，康旺，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：