半导体器件隔离沟槽结构的制作方法技术

本发明专利技术公开了一种半导体器件隔离沟槽结构的制作方法，不采用干法或湿法蚀刻去除第二沟槽内

【技术实现步骤摘要】
半导体器件隔离沟槽结构的制作方法


[0001]本专利技术是关于半导体工艺
，特别是关于一种半导体器件隔离沟槽结构的制作方法
。

技术介绍

[0002]半导体器件在制作时往往需要在半导体主体上形成将不同层的电引出至表面且能对其上不同类型器件实现相互隔离的沟槽结构
。
现有技术的半导体器件沟槽结构的制作，往往是先进行其中一类沟槽的制作
(MTI)
，再进行其他类沟槽
(DTI)
的制作
。
且在制作
MTI
时，多晶硅填充后，会同样在
DTI
的沟槽内形成多晶硅层，此时，在制作
DTI
时，会使用干各向同性多晶硅蚀刻
(
通过
SF6、CF4
或
XeF2
等
)
或湿各向同性多晶硅蚀刻
(HF+HNO3+
乙酸
)
来去除
DTI
沟槽中的掺杂多晶硅
。
然而，从深窄的
DTI
沟槽中完全去除掺杂多晶硅聚体困难非常大，同时该工艺条件在大规模的生产中也很难控制
。
[0003]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术
。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件隔离沟槽结构的制作方法，其能够有效解决现有技术中的问题
。
[0005]为实现上述目的，本专利技术的实施例提供了一种半导体器件隔离沟槽结构的制作方法，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第一沟槽和第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及所述第二沟槽的内壁上；对所述第二沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；沉积介电层，使得所述介电层形成于所述第二沟槽内的沟槽氧化物层上；去除所述第二沟槽底壁上的所述介电层和所述沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；去除所述半导体主体表面的第二导电材料
。
[0006]在本专利技术的一个或多个实施方式中，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上形成阻挡层；去除所述第一沟槽的底壁和所述第二沟槽的底壁上的阻挡层
。
[0007]在本专利技术的一个或多个实施方式中，所述阻挡层包括氧化物层和氮化物层中的一种或多种的组合，所述阻挡层的厚度范围为
200A
‑
1000A。
[0008]在本专利技术的一个或多个实施方式中，所述阻挡层为氧化物层，所述氧化物层的厚度范围为
500A
‑
1000A。
[0009]在本专利技术的一个或多个实施方式中，所述阻挡层为一层氧化物层和一层氮化物层的组合层结构，其中，所述氧化物层的厚度范围为：
100A
‑
500A
；所述氮化物层的厚度范围为：
100A
‑
500A。
[0010]在本专利技术的一个或多个实施方式中，所述阻挡层为一层第三氧化物层
、
一层第二氮化物层以及一层第四氧化物层的组合层结构，其中，所述第三氧化物层的厚度范围为：
100A
‑
200A
；所述第二氮化物层的厚度范围为：
100A
‑
500A
；所述第四氧化物层的厚度范围为：
500A
‑
2000A。
[0011]在本专利技术的一个或多个实施方式中，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层
。
[0012]在本专利技术的一个或多个实施方式中，沉积具有第二掺杂类型的第一导电材料，包括：一次性沉积第一导电材料，使其完全填充于所述第一沟槽内；或者，分两次进行所述第一导电材料的沉积；第二次沉积所述第一导电材料之前，对所述第一沟槽内第一次沉积的第一导电材料进行蚀刻
。
[0013]在本专利技术的一个或多个实施方式中，对所述第二沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：去除所述第二沟槽的底壁上的所述第一导电材料
。
[0014]在本专利技术的一个或多个实施方式中，去除所述第二沟槽的底壁上的所述第一导电材料的步骤之后，还包括：在所述第二沟槽的底部注入硼材料
。
[0015]在本专利技术的一个或多个实施方式中，所述第一沟槽的宽度范围为：
0.5
μ
m
‑
0.6
μ
m
，所述第一沟槽从所述外延层的顶表面延伸到所述埋层；所述第二沟槽从所述外延层的顶表面延伸到所述衬底；填充于所述第一沟槽内的所述第一导电材料的厚度范围为：
1500A
‑
2500A。
[0016]在本专利技术的一个或多个实施方式中，所述第一沟槽和所述第二沟槽的形状包括圆角矩形或圆
。
[0017]本专利技术一实施例还提供了一种半导体器件隔离沟槽结构的制作方法，其特征在于，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第一沟槽
、
第二沟槽和第三沟槽，所述第一沟槽的宽度小于所述第三沟槽的宽度小于所述第二沟槽的宽度；在所述第一沟槽
、
所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及所述第二沟槽和所述第三沟槽的内壁上；对所述第二沟槽和所述第三沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；沉积介电层，使得所述介电层形成于所述第二沟槽和所述第三沟槽内的沟槽氧化物层上；去除所述第二沟槽的底壁上的所述介电层和所述沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内以及所述第三沟槽内；去除所述半导体主体表面的第二导电材料
。
[0018]在本专利技术的一个或多个实施方式中，在所述第一沟槽
、
所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体器件隔离沟槽结构的制作方法，其特征在于，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第一沟槽和第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及所述第二沟槽的内壁上；对所述第二沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；沉积介电层，使得所述介电层形成于所述第二沟槽内的沟槽氧化物层上；去除所述第二沟槽底壁上的所述介电层和所述沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；去除所述半导体主体表面的第二导电材料
。2.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上形成阻挡层；去除所述第一沟槽的底壁和所述第二沟槽的底壁上的阻挡层
。3.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，所述阻挡层包括氧化物层和氮化物层中的一种或多种的组合，所述阻挡层的厚度范围为
200A
‑
1000A。4.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，所述阻挡层为氧化物层，所述氧化物层的厚度范围为
500A
‑
1000A
；或者，所述阻挡层为一层氧化物层和一层氮化物层的组合层结构，其中，所述氧化物层的厚度范围为：
100A
‑
500A
；所述氮化物层的厚度范围为：
100A
‑
500A
；或者，所述阻挡层为一层第三氧化物层
、
一层第二氮化物层以及一层第四氧化物层的组合层结构，其中，所述第三氧化物层的厚度范围为：
100A
‑
200A
；所述第二氮化物层的厚度范围为：
100A
‑
500A
；所述第四氧化物层的厚度范围为：
500A
‑
2000A。5.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层
。6.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，沉积具有第二掺杂类型的第一导电材料，包括：一次性沉积第一导电材料，使其完全填充于所述第一沟槽内；或者，分两次进行所述第一导电材料的沉积；第二次沉积所述第一导电材料之前，对所述第一沟槽内第一次沉积的第一导电材料进行蚀刻
。7.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，对所述第二
沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：去除所述第二沟槽的底壁上的所述第一导电材料
。8.
如权利要求7所述的半导体器件隔离沟槽结构的制作方法，其特征在于，去除所述第二沟槽的底壁上...

【专利技术属性】
技术研发人员：马小波，李明，王加鑫，
申请(专利权)人：屹世半导体上海有限公司，
类型：发明
国别省市：