平衡有虚设铜图案的嵌入制造技术

平衡有虚设铜图案的嵌入

【技术实现步骤摘要】
平衡有虚设铜图案的嵌入PCB单元表面的半导体器件和方法
[0001]本申请是申请号为
2014104517341、
题为“平衡有虚设铜图案的嵌入
PCB
单元表面的半导体器件和方法”的专利申请的分案申请
。


[0002]本专利技术一般涉及半导体器件，且更特别地涉及形成具有由虚设铜图案平衡的顶部和底部导电层的印刷电路板
(PCB)
单元的半导体器件和方法
。

技术介绍

[0003]半导体器件通常存在于现代电子产品中
。
半导体器件在电气部件的数量和密度上变化
。
分立半导体器件通常包含一种类型的电气部件，例如发光二极管
(LED)、
小信号晶体管
、
电阻器
、
电容器
、
电感器和功率金属氧化物半导体场效应晶体管
(MOSFET)。
集成半导体器件一般包含数百到数百万个电气部件
。
集成半导体器件的示例包括微控制器
、
微处理器和各种信号处理电路
。
[0004]半导体器件执行宽范围的功能，诸如信号处理
、
高速计算
、
发送和接收电磁信号
、
控制电子器件
、
将太阳光变换成电以及创建用于电视显示器的视觉图像
。
半导体器件存在于娱乐
、
通信
、
功率转换
、
>网络
、
计算机和消费产品的领域中
。
半导体器件还存在于军事应用
、
航空
、
汽车
、
工业控制器和办公室设备中
。
[0005]半导体器件利用半导体材料的电性质
。
半导体材料的结构允许材料的导电性由电场或基极电流的施加或通过掺杂的过程来操纵
。
掺杂将杂质引入半导体材料中以操纵并控制半导体器件的导电性
。
[0006]半导体器件包含有源和无源电结构
。
包括双极和场效应晶体管的有源结构控制电流的流动
。
通过使电场或基极电流的掺杂和施加的级别变化，晶体管促进或限制电流的流动
。
无源结构
(
包括电阻器
、
电容器和电感器
)
创建用来执行各种电气功能所必需的在电压和电流之间的关系
。
无源和有源结构被电连接以形成使半导体器件能够执行高速操作和其它有用的功能的电路
。
[0007]一般使用两个复杂的制造过程，即，前端制造和后端制造来制造半导体器件，每个制造潜在地涉及数百个步骤
。
前端制造涉及在半导体晶片的表面上的多个管芯的形成
。
每个半导体管芯通常是同样的，并包含通过电连接有源和无源部件而形成的电路
。
后端制造涉及从已完成的晶片分割个别的半导体管芯，并封装管芯以提供结构支承
、
电互连和环境隔离
。
如在本文中使用的术语“半导体管芯”指的是单数和复数形式的词，且因此可以指的是单个半导体器件和多个半导体器件
。
[0008]半导体制造的一个目标是生产更小的半导体器件
。
更小的器件通常消耗更小的功率，具有更高的性能，并可被更有效地生产
。
此外，更小的半导体器件具有更小的覆盖区，其对更小的最终产品是合乎需要的
。
可通过在导致具有更小
、
更高密度有源和无源部件的半导体管芯的前端过程中的改进来实现更小的半导体管芯尺寸
。
后端过程可通过在电互连和封装材料中的改进来导致具有更小的覆盖区的半导体器件封装
。
[0009]更小的半导体器件的制造依赖于实现对在多个级别上的多个半导体器件之间的水平和垂直电互连
(
即，三维
(3D)
器件集成
)
的改进
。
实现更大的集成和更小的半导体器件的目标的一种方法是将邻近于半导体管芯的
PCB
单元嵌入单个封装中
。PCB
单元包括用于穿过半导体封装路由电信号的已完成的导电通孔或电镀穿孔
(PTH)。
在
PCB
单元的底侧或前侧上的接触焊盘连接到在
PCB
单元和半导体管芯上方形成的
RDL。
在
PCB
单元的顶侧或后侧上的接触焊盘被暴露为与用于随后与在堆叠式封装体
(PoP)
配置中的第二半导体封装或其它外部器件的互连的
RDL
层相对
。
[0010]在半导体封装中使用的嵌入式
PCB
单元通常形成有在
PCB
单元的顶侧上的接触焊盘，其大于在
PCB
单元的底侧上的接触焊盘
。
由于在制造
PCB
单元中使用的设备的能力或由于在随后的互连步骤期间使用的设备的不同重合公差，在
PCB
单元的顶侧上的接触焊盘可被形成得较大
。
然而，在
PCB
单元的顶侧上的较大接触焊盘导致在
PCB
单元的顶侧上的更多的总导电性的材料，并创建在
PCB
单元的侧面之间的不平衡
。
在
PCB
单元的顶侧和底侧之间的导电材料的不平衡引起在
PCB
单元中的翘曲，其证明在半导体封装的密封和压缩模塑期间是有问题的
。
当
PCB
单元的顶侧和底侧不平衡时，可能在压缩模塑期间出现的很多常见的制造问题更可能出现
。PCB
单元的翘曲引起在
PCB
单元和载体之间的间隙
。PCB
单元在翘曲时不处于扁平且不完全接触在载体上的载体胶带，从而引起增加的模具渗漏和
PCB
单元突然移动的情况
。
[0011]当密封剂在
PCB
单元之下渗漏时，模具渗漏在压缩模塑期间出现
。
在
PCB
单元下的密封剂通过覆盖接触焊盘表面并干扰在
PCB
单元和随后形成的
RDL
之间的电连接来引起制造缺陷
。
当密封剂在使
PCB
单元移动的压缩模塑期间将横向力施加到
PCB
单元时，出现
PCB
单元突然移动
。PCB
单元在密封期间的移动防止随后的
RDL
与
PCB
单元进行如由半导体管芯和封装的设计所要求的适当的接触，
。
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【技术保护点】

【技术特征摘要】
1.
一种制造半导体器件的方法，包括：提供第一衬底；在所述第一衬底的第一表面上方形成多个第一接触焊盘；在所述第一衬底的第二表面上方形成多个第二接触焊盘；在所述第一衬底的所述第二表面上方形成虚设图案，其中由所述第一接触焊盘覆盖的所述第一表面的面积近似等于由所述第二接触焊盘覆盖的所述第二表面的面积加上由所述虚设图案覆盖的所述第二表面的面积；将半导体管芯设置在所述第一衬底的覆盖区之外；和在所述半导体管芯和第一衬底上方沉积密封剂
。2.
根据权利要求1所述的方法，进一步包括：在所述衬底的所述第一表面上方形成第一绝缘层；在所述第一接触焊盘上方的所述第一绝缘层中形成多个第一开口；在所述衬底的所述第二表面上方形成第二绝缘层；在所述第二接触焊盘上方的所述第二绝缘层中形成多个第二开口；知在所述第二绝缘层中形成多个虚设开口，其中所述衬底的所述第二表面在所述虚设开口中暴露，其中所述虚设开口与第二开口组合的面积近似等于所述第一开口的面积
。3.
根据权利要求1所述的方法，进一步包括：在所述第一衬底的侧壁中形成第一缺口；提供第二衬底；在所述第二衬底的侧壁中形成第二缺口；和设置所述第一衬底和所述第二衬底，其中所述第一缺口和第二缺口彼此朝向并对齐
。4.
根据权利要求1所述的方法，进一步包括形成穿过所述衬底的开口
。5.
一种制造半导体器件的方法，包括：提供衬底；在所述衬底的第一表面上方形成多个第一接触焊盘；在所述衬底的第二表面上方形成多个第二接触焊盘；和在所述衬底的所述第二表面上方形成虚设图案，其中所述虚设图案的表面积由所述第一接触焊盘的表面积与所述第二接触焊盘的表面积之间的差异确定
。6.
根据权利要求5所述的方法，进一步包...

【专利技术属性】
技术研发人员：林耀剑，陈康，高英华，沈一权，
申请(专利权)人：星科金朋私人有限公司，
类型：发明
国别省市：