一种半浮栅晶体管及其制备方法技术

本申请实施例提供了一种半浮栅晶体管及其制备方法，可以应用于半导体领域，该半浮栅晶体管包括：源极区、沟道区、漏极区、控制栅、两个半浮栅和侧壁保护层。其中，沟道区堆叠于源极区的上表面，漏极区堆叠于沟道区的上表面，在源极区、沟道区和漏极区中形成有沟槽，沟槽中形成有控制栅和两个半浮栅，两个半浮栅分别位于控制栅的左下方区域和右下方区域，侧壁保护层位于控制栅的两侧且位于漏极区的上表面。本申请实施例提供的半浮栅晶体管包括左右两个存储单元，能够有效减少单个存储单元的尺寸，在相同的芯片面积下得到更大的容量。在相同的芯片面积下得到更大的容量。在相同的芯片面积下得到更大的容量。

【技术实现步骤摘要】
一种半浮栅晶体管及其制备方法


[0001]本申请涉及半导体器件领域，更具体地，涉及一种半浮栅晶体管及其制备方法。

技术介绍

[0002]半浮栅晶体管(semi
‑
floating gate transistor，SFGT)是介于金属氧化物半导体场效应晶体管(metal
‑
oxide
‑
semiconductor field
‑
effect transistor，MOSFET)晶体管和浮栅晶体管之间的晶体管，其通过隧穿场效应晶体管(tunneling field
‑
effect transistor，TFET)把半浮栅和漏极连起来，用TFET来控制半浮栅的充放电，从而构成了一个动态存储器。
[0003]目前公开的半浮栅晶体管包括源极区、漏极区、沟道区、分栅、控制栅和半浮栅等，其中，半浮栅埋入沟道区所在的衬底，源极区和漏极区分别形成于半浮栅的左右两侧。控制栅覆盖半浮栅，分栅位于控制栅和半浮栅的一侧。在工作时，源极区和漏极区通过半浮栅下方的沟道区联通。
[0004]这种半浮栅晶体管为水平结构，单个器件占用的芯片面积较大。

技术实现思路

[0005]本申请实施例提供一种半浮栅晶体管及其制备方法，能够减少单个器件的尺寸，在相同的芯片面积下具有更大的容量。
[0006]第一方面，提供了一种半浮栅晶体管，该半浮栅晶体管包括：源极区、沟道区、漏极区，沟道区堆叠于源极区的上表面，漏极区堆叠于沟道区的上表面，在源极区、沟道区和漏极区中形成有沟槽，沟槽贯穿漏极区和沟道区；控制栅和两个半浮栅，形成于沟槽中，两个半浮栅分别位于控制栅的左下方区域和右下方区域，控制栅的上表面高于漏极区的上表面；侧壁保护层，位于控制栅的两侧且位于漏极区的上表面。
[0007]具体地，该沟槽可以为U型槽。
[0008]其中，沟槽贯穿漏极区和沟道区，且控制栅和两个半浮栅形成于沟槽中，可以理解为，两个半浮栅和控制栅均埋入源极区所在的衬底。
[0009]其中，源极区、沟道区、漏极区在垂直方向依次堆叠，使得整个器件为垂直结构。其中，沟道区为垂直结构，可以理解为，在半浮栅晶体管工作时，源极区和漏极区在垂直方向联通。
[0010]应理解，源极区和漏极区在垂直方向联通，使得控制栅的左侧和右侧分别形成两个单元的源极区、沟道区和漏极区，由此，此垂直结构的半浮栅晶体管形成左右两个存储单元。
[0011]基于上方案，本申请提供的半浮栅晶体管包括左右两个存储单元，能够有效减少单个存储单元的尺寸，在相同的芯片面积下得到更大的容量。
[0012]另一方面，该半浮栅晶体管不包括分栅，结构更简单。
[0013]此外，该半浮栅晶体管的控制栅为两个存储单元共有，能够减小单个存储单元的
尺寸。
[0014]应理解，该半浮栅晶体管为垂直结构，使得栅极的电场对漏极区的电场产生的干扰较小，即使不包括分栅，也不会对漏极区的电场干扰情况有太大影响，因此，没有分栅也不会影响数据的保持时间。
[0015]结合第一方面，在第一方面的某些实现方式中，控制栅为金属栅。
[0016]当半浮栅晶体管作为存储单元时，控制栅为字线的总线，在本申请实施例提供的半浮栅晶体管中，控制栅为金属栅，电阻率相对于传统的多晶硅控制栅来说要小得多，因此，能够大大提升存储阵列的容量，实现高密度大容量集成。
[0017]结合第一方面，在第一方面的某些实现方式中，该控制栅包括填充物和阻挡层，该填充物的材料为金属或金属氮化物。
[0018]在本申请实施例提供的半浮栅晶体管中，控制栅的材料利用金属或金属氮化物取代多晶硅，由于金属或金属氮化物材料的功函数大于多晶硅，使得半浮栅晶体管阈值电压更大，漏电更小，进一步使得半浮栅晶体管的数据保持时间更长。
[0019]结合第一方面，在第一方面的某些实现方式中，该金属为钨、钽、钼、钴、钌或铝，该金属氮化物为氮化钛、氮化钨或氮化钽。
[0020]其中，钨(W)、铝(Al)、钽(Ta)、钼(Mo)、钴(Co)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)等具有更好的工艺微缩性能和更大的功函数，在实现减少电阻的同时，还能够提升器件阈值电压，降低漏电流，提升半浮栅晶体管的数据保持能力。
[0021]结合第一方面，在第一方面的某些实现方式中，两个半浮栅的上表面与漏极区的上表面平齐。
[0022]其中，两个半浮栅的上表面与漏极区的上表面平齐，可以理解为，两个半浮栅的上表面与漏极区的上表面在同一水平面，或者说，两个半浮栅的上表面所在的平面与漏极区的上表面所在的平面基本重合。
[0023]本申请实施例提供的半浮栅晶体管中，半浮栅的上表面与漏极区的上表平齐，使得半浮栅晶体管的加工工艺更简单。
[0024]结合第一方面，在第一方面的某些实现方式中，两个半浮栅的上表面位于漏极区的上表面与沟道区的上表面之间。
[0025]其中，两个半浮栅的上表面位于漏极区的上表面与沟道区的上表面之间，可以理解为，两个半浮栅的上表面所在的平面介于漏极区的上表面所在的平面与沟道区的上表面所在的平面之间。
[0026]本申请实施例提供的半浮栅晶体管中，半浮栅的上表面介于漏极区的上表与沟道区的上表面之间，使得控制栅与漏极区的距离较近，从而使得该半浮栅晶体管具有更高的编程效率。
[0027]第二方面，提供了一种半浮栅晶体管的制备方法，该方法包括：在衬底上依次形成源极区、沟道区和漏极区，沟道区堆叠于源极区的上表面，漏极区堆叠于沟道区的上表面，在源极区、沟道区和漏极区中形成有沟槽，沟槽贯穿漏极区和沟道区；在沟槽中形成两个半浮栅；在两个半浮栅之间形成控制栅，控制栅的上表面高于漏极区的上表面，且两个半浮栅分别位于控制栅的左下方区域和右下方区域；在控制栅的两侧形成侧壁保护层，该侧壁保护层位于漏极区的上表面。
[0028]具体地，该沟槽可以为U型槽。
[0029]其中，沟槽贯穿漏极区和沟道区，且控制栅和两个半浮栅形成于沟槽中，可以理解为，两个半浮栅和控制栅均埋入源极区所在的衬底。
[0030]其中，源极区、沟道区、漏极区在垂直方法依次堆叠，使得整个器件为垂直结构。其中，沟道区为垂直结构，可以理解为，在半浮栅晶体管工作时，源极区和漏极区在垂直方向联通。
[0031]应理解，源极区和漏极区在垂直方向联通，使得控制栅的左侧和右侧均形成源极区、沟道区和漏极区。此外，由于半浮栅晶体管包括两个半浮栅，使得该半浮栅晶体管中形成左右两个存储单元。
[0032]基于上方案，本申请提供的半浮栅晶体管包括左右两个存储单元，能够有效减少单个存储单元的尺寸，在相同的芯片面积下得到更大的容量。
[0033]另一方面，该半浮栅晶体管不包括分栅，结构更简单。
[0034]应理解，该半浮栅晶体管为垂直结构，使得栅极的电场对漏极区的电场产生的干扰较小，即使不包括分栅，也不会本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半浮栅晶体管，其特征在于，所述半浮栅晶体管包括：源极区、沟道区、漏极区，所述沟道区堆叠于所述源极区的上表面，所述漏极区堆叠于所述沟道区的上表面，在所述源极区、所述沟道区和所述漏极区中形成有沟槽，所述沟槽贯穿所述沟道区和所述漏极区；控制栅和两个半浮栅，形成于所述沟槽中，所述两个半浮栅分别位于所述控制栅的左下方区域和右下方区域，所述控制栅的上表面高于所述漏极区的上表面；侧壁保护层，位于所述控制栅的两侧且位于所述漏极区的上表面。2.根据权利要求1所述的半浮栅晶体管，其特征在于，其中，所述控制栅为金属栅。3.根据权利要求1或2所述的半浮栅晶体管，其特征在于，所述控制栅包括填充物和阻挡层，所述填充物的材料为金属或金属氮化物。4.根据权利要求3所述的半浮栅晶体管，其特征在于，所述金属为钨、钽、钼、钴、钌或铝，所述金属氮化物为氮化钛、氮化钨或氮化钽。5.根据权利要求1至4中任一项所述的半浮栅晶体管，其特征在于，所述两个半浮栅的上表面与所述漏极区的上表面平齐。6.根据权利要求1至4中任一项所述的半浮栅晶体管，其特征在于，所述两个半浮栅的上表面位于所述漏极区的上表面和所述沟道区的上表面之间。7.一种半浮栅晶体管的制备方法，其特征在于，所述方法包括：在衬底上依次形成源极区、沟道区和漏极区，所述沟道区堆叠于所述源极区的上表面，所述漏极区堆叠于所述沟道区的上表面，在所述源极区、所述沟道区和所述漏极区中形成有沟槽，所述沟槽贯穿所述沟道区和所述漏极区；在所述沟槽中形成两个半浮栅；在所述两...

【专利技术属性】
技术研发人员：焦慧芳，范鲁明，李檀，王敬元璋，孙清清，晁鑫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：