【技术实现步骤摘要】
半浮栅存储器件及制备方法
[0001]本专利技术涉及集成电路制造技术，特别是涉及一种半浮栅存储器件及制备方法。
技术介绍
[0002]伴随半导体器件尺寸不断缩小到28nm及以下工艺节点，晶体管栅极介质层SiON的厚度降低到2nm以下，导致晶体管器件的漏电流增大，半导体业界利用高K(介电常数)介质材料HfO2等取代SiON作为栅氧化层来减小栅介质层的量子隧穿效应，从而有效的改善晶体管栅极漏电流及其引起的功耗。
[0003]半浮栅存储器件是动态随机存储器(dynamic random access memory，DRAM)的替代概念，不同于通常的1T1C结构，半浮栅存储器件由一个浮栅晶体管、嵌入式隧穿晶体管和一个PN节组成，通过嵌入式隧穿晶体管的沟道和PN结对浮栅晶体管的浮栅进行写入和擦除操作。也有将控制栅的氧化物/多晶硅栅换成高K/金属栅来降低栅极漏电。
[0004]现有的半浮栅存储器件结构如图1所示，在具有第一掺杂类型的硅衬底100上形成有第二掺杂类型的半浮栅阱区101；在半浮栅阱区101形成一连通至硅衬底1...
【技术保护点】
【技术特征摘要】
1.一种半浮栅存储器件，在具有第一掺杂类型的硅衬底(100)上形成有第二掺杂类型的半浮栅阱区(101)；第一掺杂类型为P型，第二掺杂类型为N型；或者，第一掺杂类型为N型，第二掺杂类型为P型；其特征在于，在半浮栅阱区(101)形成一连通至硅衬底(100)的U型槽(102)；第一掺杂类型的浮栅多晶硅层(103)填充到所述U型槽(102)中及覆盖于U型槽(102)周边的半浮栅阱区(101)上方；填充到所述U型槽(102)中的浮栅多晶硅层(103)同半浮栅阱区(101)之间由浮栅介质层(104)隔离；覆盖于U型槽(102)周边的半浮栅阱区(101)上方的浮栅多晶硅层(103)，同半浮栅阱区(101)上表面之间有浮栅介质层(104)隔离，并通过覆盖在U型槽(102)左侧的半浮栅阱区(101)上表面的浮栅介质层(104)的一开口与半浮栅阱区(101)连通接触；控制栅氧化层(110)覆盖在浮栅多晶硅层(103)上表面；控制栅多晶硅层(111)覆盖在控制栅氧化层(110)上表面；金属栅(113)位于控制栅多晶硅层(111)左部上并从控制栅多晶硅层(111)的左侧下探到半浮栅阱区(101)上方，金属栅(113)同控制栅多晶硅层(111)及半浮栅阱区(101)之间由高K介质层(112)隔离；在金属栅(113)的下探部分左侧、金属栅(113)位于控制栅多晶硅层(111)上方部分右侧、控制栅多晶硅层(111)及浮栅多晶硅层(103)均形成有侧墙(106)；金属栅(113)左侧墙外的半浮栅阱区(101)及控制栅多晶硅层(111)右侧墙外的半浮栅阱区(101)上分别硅外延生长形成有源区(107)及漏区(108)；控制栅多晶硅层(111)上硅外延生长形成有控制栅外延硅层(114)。2.根据权利要求1所述的半浮栅存储器件，其特征在于，控制栅外延硅层(114)低于金属栅(113)上表面。3.根据权利要求1所述的半浮栅存储器件，其特征在于，金属栅(113)下探到半浮栅阱区(101)上方的宽度为1～100nm；覆盖在控制栅多晶硅层(111)上的金属栅(113)宽度为1～100nm。4.根据权利要求1所述的半浮栅存储器件，其特征在于，未被金属栅(113)覆盖的控制栅多晶硅层(111)的宽度为1～100nm；控制栅外延硅层(114)的区域宽度为1～100nm；硅外延生长形成的源区(107)及漏区(108)的宽度均为1～100nm。5.根据权利要求1所述的半浮栅存储器件，其特征在于，所述高K栅介质层(112)为ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON之一种，或其中任意几种的组合；所述金属栅(113)为TiN、TaN、MoN、WN、TaC或TaCN之一种，或其中任意几种的组合。6.一种权利要求1到4任一项半浮栅存储器件的制备方法，其特征在于，包括以下步骤：S1.在第一掺杂类型的硅衬底(100)上形成第二掺杂类型的半浮栅阱区(101)，并刻蚀半浮栅阱区(101)形成连通到硅衬底(100)的U型槽(102)；第一掺杂类型为P型，第二掺杂类型为N型；或者，第一掺杂类型为N型，第二掺杂类型为P型；S2.在U型槽(102)表面及半浮栅阱区(101)上表面形成浮栅介质层(104)；
S3.刻蚀...
【专利技术属性】
技术研发人员：刘珩，杨志刚，冷江华，关天鹏，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：
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