器件、芯片、设备、存算调度和多层神经网络训练方法技术

本申请实施例提供了一种半导体器件、集成芯片、电子设备、存算调度方法和多层神经网络训练方法，涉及半导体技术领域。该半导体器件包括：逻辑器件层，所述逻辑器件层包括多个计算单元；在所述逻辑器件层上的孤岛隔离层；在所述孤岛隔离层上形成的存储器件层，所述存储器件层包括多个存储单元；多个层间通孔，所述多个层间通孔实现所述逻辑器件层与所述存储器件层电连接。提供了一种结构简单，制备工艺简单，成本较低且性能优异的半导体器件。成本较低且性能优异的半导体器件。成本较低且性能优异的半导体器件。

【技术实现步骤摘要】
器件、芯片、设备、存算调度和多层神经网络训练方法


[0001]本申请涉及半导体
，具体地，涉及一种半导体器件、集成芯片、电子设备、存算调度方法和多层神经网络训练方法。

技术介绍

[0002]集成电路(Integrated Circuit，简称IC)是一种微型电子器件或部件。电子产品目前正在朝小型化、高密度化、高可靠性、低功耗方向发展，因此，集成电路/芯片发展方向也是小型化、高密度化、高可靠性、低功耗，3D
‑
IC应运而生。
[0003]一般IC为一层器件，内部通过金属进行平面互联，3D
‑
IC通过工艺做到了2层或多层器件，为了缩小芯片体积，业界不断发展出了很多新的工艺技术，目前主流的方式主要包括embedit
‑
dram(嵌入式)工艺，和HBM(High Bandwidth Memory，垂直堆叠存储)方式，3D，2.5D封装技术等其中：
[0004]嵌入式工艺是在芯片内部实现，把DRAM(Dynamic Random Access Memory，动态随机存取存储器，)工艺和logic(逻辑)工艺结合在一起，在一个芯片上集成了存储单元和逻辑单元。两种工艺在一个平面上集成，eDRAM的工艺需求较为特殊，如图1所示，其电容要么往下挖，要么往上做成垂直状，纵向开孔容易对已经形成的逻辑单元造成影响；其次，在打孔工艺中，若孔的宽高比较小，工艺难度过大，很容易出现如图2中开孔断层的情况，开孔良率低；若为了保证半导体性能，开孔过宽，开孔在半导体表面占比过大容易导致半导体表面积的浪费，且容易导致半导体表面出现翘曲变形情况；
[0005]HBM工艺是实现计算芯片和DRAM芯片之间的互联技术，是一种高性能，高带宽的DDR(DDR SDRAM，双倍速率同步动态随机存储器)连接模式。一般的HBM由多个HBM存储单元(例如图3中的DRAM Die)和1个逻辑单元(例如图3中的Logic Die)组成，存储单元里面不包含和处理单元(例如图3中的CPU/GPU/SOC Die)通信的部分，所有的存储单元通过TSV孔(硅通孔)连接到逻辑单元，然后通过逻辑单元的HBM PHY接口与处理单元互联；HBM工艺本质上是存储单元的一种立体封装技术，成本高昂，需要额外一颗高速接口来与处理单元通信。其次，HBM PHY接口是一种多位宽的并行接口，在一定程度上可以有效提高带宽，但所需要的DRAM颗粒的DDR接口一个都不能少，而高速接口的设计与制备难度很高。同时，HBM DDR还需要一片互联层(例如图3中的Interposer Si)来与处理单元进行互联，成本较高，且也会影响整体产品的良率。
[0006]因此，目前的3D
‑
IC均无法适应芯片的发展方向，亟需一款真正的3D
‑
IC。
[0007]在
技术介绍
中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

技术实现思路

[0008]为了解决上述技术问题，本申请实施例中提供了一种半导体器件、集成芯片、电子设备、存算调度方法和多层神经网络训练方法。
[0009]本申请实施例的第一个方面，提供了一种半导体器件，包括：
[0010]逻辑器件层，逻辑器件层包括多个计算单元；
[0011]在逻辑器件层上的孤岛隔离层；
[0012]在孤岛隔离层上形成的存储器件层，存储器件层包括多个存储单元；
[0013]多个层间通孔，多个层间通孔实现逻辑器件层与存储器件层电连接。
[0014]在本申请一个可选实施例中，逻辑器件层还包括多个计算调度单元，计算调度单元分别与各计算单元与存储单元信号连接，计算调度单元用于根据待处理任务的计算量从计算单元中确定目标计算单元，并调用目标计算单元；
[0015]存储器件层还包括多个存储调度单元，存储调度单元分别与各计算单元与存储单元信号连接，存储调度单元用于根据待处理任务的内存量从存储单元中确定目标存储单元，并调用目标存储单元。
[0016]在本申请一个可选实施例中，存储单元包括：独立存储单元与共享存储单元，独立存储单元与共享存储单元均与存储单元信号连接；其中，独立存储单元与存储单元耦合匹配。
[0017]在本申请一个可选实施例中，独立存储单元与共享存储单元相间铺设于存储器件层内；或，独立存储单元与共享存储单元相互堆叠于存储器件层内。
[0018]在本申请一个可选实施例中，存储器件层为共享存储器件层，存储单元为共享存储单元；或存储器件层为独立共享存储器件层，存储单元为独立存储单元。
[0019]在本申请一个可选实施例中，计算单元包括多个矩阵排列的子计算单元，存储单元包括多个矩阵排列的子存储单元，层间通孔分别与子计算单元和子存储单元一一对应。
[0020]在本申请一个可选实施例中，逻辑器件层还包括：
[0021]HBM连接单元，用于连接外接半导体器件。
[0022]在本申请一个可选实施例中，逻辑器件层和/或存储器件层的数量为多个，相邻两个器件层之间均设置有包含层间通孔的孤岛隔离层；其中，器件层为逻辑器件层或存储器件层中的至少一种。
[0023]在本申请一个可选实施例中，层间通孔的径长为小于或等于80纳米，和/或，层间通孔的深度为小于或等于500纳米。
[0024]在本申请一个可选实施例中，该半导体器件采用如下方法制备：
[0025]在衬底表面制备逻辑器件层；
[0026]在逻辑器件层表面制备孤岛隔离层；
[0027]采用低温退火工艺在孤岛隔离层表面制备存储器件层。
[0028]本申请实施例的第二个方面，提供了一种集成芯片，包括：
[0029]芯片本体；
[0030]如上任一项的半导体器件，设置于芯片本体。
[0031]本申请实施例的第三个方面，提供了一种电子设备，包括：
[0032]如上的集成芯片。
[0033]本申请实施例的第四个方面，提供了一种存算调度方法，应用于如上任一项的半导体器件，该方法包括：
[0034]确定待处理任务所需的计算量与存储量；
[0035]根据计算量从半导体器件中的多个计算单元调用目标子计算单元；
[0036]根据存储量从半导体器件中的多个存储单元调用目标子存储单元；
[0037]基于目标子计算单元与目标子存储单元对待处理任务进行处理。
[0038]在本申请一个可选实施例中，上述存算调度方法还包括：
[0039]确定半导体器件对待测信号的损耗模型；
[0040]对应的，在基于目标子计算单元与目标子存储单元对待处理任务进行处理之后，该存算调度方法还包括：
[0041]基于损耗模型对处理后的结果信号进行校准，得到目标信号。
[0042]在本申请一个可选实施例中，上述确定半导体器件对待测信号的损耗模型，包括：
[0043]构建半导体器件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：逻辑器件层，所述逻辑器件层包括多个计算单元；在所述逻辑器件层上的孤岛隔离层；在所述孤岛隔离层上形成的存储器件层，所述存储器件层包括多个存储单元；多个层间通孔，多个所述层间通孔实现所述逻辑器件层与所述存储器件层电连接。2.根据权利要求1所述的半导体器件，其特征在于，所述逻辑器件层还包括多个计算调度单元，所述计算调度单元分别与各所述计算单元与所述存储单元信号连接，所述计算调度单元用于根据待处理任务的计算量从所述计算单元中确定目标计算单元，并调用所述目标计算单元；所述存储器件层还包括多个存储调度单元，所述存储调度单元分别与各所述计算单元与所述存储单元信号连接，所述存储调度单元用于根据所述待处理任务的内存量从所述存储单元中确定目标存储单元，并调用所述目标存储单元。3.根据权利要求2所述的半导体器件，其特征在于，所述存储单元包括：独立存储单元与共享存储单元，所述独立存储单元与所述共享存储单元均与所述存储单元信号连接；其中，所述独立存储单元与所述存储单元耦合匹配。4.根据权利要求3所述的半导体器件，其特征在于，所述独立存储单元与所述共享存储单元相间铺设于所述存储器件层内；或，所述独立存储单元与所述共享存储单元相互堆叠于所述存储器件层内。5.根据权利要求1所述的半导体器件，其特征在于，所述存储器件层为共享存储器件层，所述存储单元为共享存储单元；或，所述存储器件层为独立共享存储器件层，所述存储单元为独立存储单元。6.根据权利要求2所述的半导体器件，其特征在于，所述计算单元包括多个矩阵排列的子计算单元，所述存储单元包括多个矩阵排列的子存储单元，所述层间通孔分别与所述子计算单元和所述子存储单元一一对应。7.根据权利要求1所述的半导体器件，其特征在于，所述逻辑器件层还包括：HBM连接单元，用于连接外接半导体器件。8.根据权利要求1所述的半导体器件，其特征在于，所述逻辑器件层和/或所述存储器件层的数量为多个，相邻两个器件层之间均设置有包含所述层间通孔的所述孤岛隔离层；其中，所述器件层为所述逻辑器件层或所述存储器件层中的至少一...

【专利技术属性】
技术研发人员：李文江，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：