带亚稳态时间限制功能的比较器及其亚稳态限制电路以及比较器亚稳态时间限制方法技术

本发明专利技术揭示了一种带亚稳态时间限制功能的比较器及其亚稳态限制电路以及比较器亚稳态时间限制方法，所述比较器包括第零P型MOS管PM0、第一P型MOS管PM1、第二P型MOS管PM2、第三P型MOS管PM3、第六P型MOS管PM6、第七P型MOS管PM7、第零N型MOS管NM0、第一N型MOS管NM1、第二N型MOS管NM2、第三N型MOS管NM3、第四N型MOS管NM4、第五N型MOS管NM5、第六N型MOS管NM6、第七N型MOS管NM7。所述比较器进一步包括控制信号产生电路，用以产生用来控制比较器的控制信号meta信号；所述控制信号产生电路将产生的mata信号发送至第七N型MOS管NM7的栅极。本发明专利技术提出的比较器及其亚稳态限制电路以及比较器亚稳态时间限制方法，可限制比较器出现亚稳态情况的时间，提高数据转换效率。提高数据转换效率。提高数据转换效率。

【技术实现步骤摘要】
带亚稳态时间限制功能的比较器及其亚稳态限制电路以及比较器亚稳态时间限制方法


[0001]本专利技术属于电子电路
，涉及一种比较器，尤其涉及一种带亚稳态时间限制功能的比较器、比较器的亚稳态限制电路以及比较器亚稳态时间限制方法。

技术介绍

[0002]在高速ADC的设计中，比较器如果在某级的比较翻转过程中处于亚稳态时间过长，导致占用过多的时间，会影响后续比较结果的输出，从而影响模数转换的速率和精度。图1所示为比较器稳态翻转和亚稳态翻转的情况。
[0003]图1中实线为比较器为稳态时，比较器输出的情况，从图1可见，Vop和Von经过较短的时间后，迅速从不确定状态分别往高和低转变；而虚线所示的情况则需要经过长得多的时间才能最终确定信号的走势，时间越长越影响转换的速率；比较器中的亚稳态情况是无法避免的。
[0004]有鉴于此，如今迫切需要设计一种新的比较器，以便克服现有比较器存在的上述至少部分缺陷。

技术实现思路

[0005]本专利技术提供一种带亚稳态时间限制功能的比较器及其亚稳态限制电路以及比较器亚稳态时间限制方法，可限制比较器出现亚稳态情况的时间，提高数据转换效率。
[0006]为解决上述技术问题，根据本专利技术的一个方面，采用如下技术方案：
[0007]一种带亚稳态时间限制功能的比较器，所述比较器包括：第零P型MOS管PM0、第一P型MOS管PM1、第二P型MOS管PM2、第三P型MOS管PM3、第六P型MOS管PM6、第七P型MOS管PM7、第零N型MOS管NM0、第一N型MOS管NM1、第二N型MOS管NM2、第三N型MOS管NM3、第四N型MOS管NM4、第五N型MOS管NM5、第六N型MOS管NM6、第七N型MOS管NM7；
[0008]所述第六P型MOS管PM6的栅极用来连接CKs信号，第六P型MOS管PM6的源极分别连接AVDD信号、第三P型MOS管PM3的源极、第一P型MOS管PM1的源极、第零P型MOS管PM0的源极、第二P型MOS管PM2的源极、第七P型MOS管PM7的源极；
[0009]所述第六P型MOS管PM6的漏极分别连接第一N型MOS管NM1的漏极、第零N型MOS管NM0的漏极、第六N型MOS管NM6的源极；
[0010]所述第三P型MOS管PM3的栅极用来连接CKs信号，第三P型MOS管PM3的漏极分别连接Von信号、第七N型MOS管NM7的漏极、第一P型MOS管PM1的漏极、第六N型MOS管NM6的漏极、第零P型MOS管PM0的栅极、第五N型MOS管NM5的栅极；
[0011]所述第一P型MOS管PM1的栅极分别连接第六N型MOS管NM6的栅极、第零P型MOS管PM0的漏极、第五N型MOS管NM5的漏极、第二P型MOS管PM2的漏极及Vop信号；
[0012]所述第二P型MOS管PM2的栅极用来连接CKs信号，所述第七P型MOS管PM7的栅极用来连接CKs信号；所述第七P型MOS管PM7的漏极分别连接第五N型MOS管NM5的源极、第二N型
MOS管NM2的漏极、第三N型MOS管NM3的漏极；
[0013]所述第七N型MOS管NM7的栅极用来连接meta信号，所述第七N型MOS管NM7的源极用来连接agnd信号；
[0014]所述第一N型MOS管NM1的栅极用来连接Vrefp信号，所述第一N型MOS管NM1的源极分别连接第零N型MOS管NM0的源极、第二N型MOS管NM2的源极、第三N型MOS管NM3的源极、第四N型MOS管NM4的漏极；
[0015]所述第零N型MOS管NM0的栅极用来连接Vin信号，所述第二N型MOS管NM2的栅极用来连接Vip信号，所述第三N型MOS管NM3的栅极用来连接Vrefn信号；
[0016]所述第四N型MOS管NM4的栅极用来连接CKs信号，所述第四N型MOS管NM4的源极用来连接agnd信号。
[0017]作为本专利技术的一种实施方式，所述比较器进一步包括控制信号产生电路，用以产生用来控制比较器的控制信号meta信号；所述控制信号产生电路将产生的mata信号发送至第七N型MOS管NM7的栅极。
[0018]作为本专利技术的一种实施方式，所述控制信号产生电路包括第一非门A1、第二非门A2、第三非门A3、第四非门A4、第五非门A5、第六非门A6、第七非门A7、第八非门A8、第九非门A9、第一与非门B1、第二与非门B2、第三与非门B3、第四与非门B4、第五与非门B5、第六与非门B6、第七与非门B7、第一或非门C1、第一异或门D1；
[0019]所述第一非门A1的输入端连接CKs信号，第一非门A1的输出端连接第二非门A2的输入端；所述第二非门A2的输出端连接第一与非门B1的第二输入端，所述第一与非门B1的第一输入端连接CKs信号，所述第一与非门B1的输出端连接第三非门A3的输入端；
[0020]所述第三非门A3的输出端连接第二与非门B2的第二输入端，所述第二与非门B2的第一输入端连接CKs信号，第二与非门B2的输出端连接第四非门A4的输入端；
[0021]所述第四非门A4的输出端连接第三与非门B3的第二输入端，所述第三与非门B3的第一输入端连接CKs信号，第三与非门B3的输出端连接第五非门A5的输入端；
[0022]所述第五非门A5的输出端分别连接第四与非门B4的第一输入端、第一异或门D1的第一输入端；所述第四与非门B4的第二输入端连接CKs信号，第四与非门B4的输出端连接第六非门A6的输入端；
[0023]所述第六非门A6的输出端连接第五与非门B5的第一输入端，所述第五与非门B5的第二输入端连接CKs信号，第五与非门B5的输出端连接第七非门A7的输入端；
[0024]所述第七非门A7的输出端连接第六与非门B6的第一输入端，所述第六与非门B6的第二输入端连接CKs信号，第六与非门B6的输出端连接第八非门A8的输入端；
[0025]所述第八非门A8的输出端连接第一异或门D1的第二输入端，第一异或门D1的输出端连接第七与非门B7的第一输入端；
[0026]所述第一或非门C1的第一输入端连接Vopb信号，所述第一或非门C1的第二输入端连接Vonb信号，第一或非门C1的输出端连接第七与非门B7的第二输入端；其中，Vopb信号为Vop信号的反相信号，Vonb信号为Von信号的反相信号；
[0027]所述第七与非门B7的输出端连接第九非门A9的输入端，第九非门A9的输出端输出meta信号。
[0028]作为本专利技术的一种实施方式，CKs信号是驱动比较器的时钟，meta信号是使比较器
提前退出亚稳态的信号，Vrefp、Vrefn是差分参考信号，AVDD是给比较器供电的正电压，agnd是地电压，Von、Vop是比较器输出的差分比较结果，Vin、Vip是输入的要与Vrefp、Vrefn进行比较的信号。
[0029]根据本专利技术的另一个方面，采用如下技术方案：一种比较电路的亚稳态限制电路，所述亚稳态限本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带亚稳态时间限制功能的比较器，其特征在于，所述比较器包括：第零P型MOS管PM0、第一P型MOS管PM1、第二P型MOS管PM2、第三P型MOS管PM3、第六P型MOS管PM6、第七P型MOS管PM7、第零N型MOS管NM0、第一N型MOS管NM1、第二N型MOS管NM2、第三N型MOS管NM3、第四N型MOS管NM4、第五N型MOS管NM5、第六N型MOS管NM6、第七N型MOS管NM7；所述第六P型MOS管PM6的栅极用来连接CKs信号，第六P型MOS管PM6的源极分别连接AVDD信号、第三P型MOS管PM3的源极、第一P型MOS管PM1的源极、第零P型MOS管PM0的源极、第二P型MOS管PM2的源极、第七P型MOS管PM7的源极；所述第六P型MOS管PM6的漏极分别连接第一N型MOS管NM1的漏极、第零N型MOS管NM0的漏极、第六N型MOS管NM6的源极；所述第三P型MOS管PM3的栅极用来连接CKs信号，第三P型MOS管PM3的漏极分别连接Von信号、第七N型MOS管NM7的漏极、第一P型MOS管PM1的漏极、第六N型MOS管NM6的漏极、第零P型MOS管PM0的栅极、第五N型MOS管NM5的栅极；所述第一P型MOS管PM1的栅极分别连接第六N型MOS管NM6的栅极、第零P型MOS管PM0的漏极、第五N型MOS管NM5的漏极、第二P型MOS管PM2的漏极及Vop信号；所述第二P型MOS管PM2的栅极用来连接CKs信号，所述第七P型MOS管PM7的栅极用来连接CKs信号；所述第七P型MOS管PM7的漏极分别连接第五N型MOS管NM5的源极、第二N型MOS管NM2的漏极、第三N型MOS管NM3的漏极；所述第七N型MOS管NM7的栅极用来连接meta信号，所述第七N型MOS管NM7的源极用来连接agnd信号；所述第一N型MOS管NM1的栅极用来连接Vrefp信号，所述第一N型MOS管NM1的源极分别连接第零N型MOS管NM0的源极、第二N型MOS管NM2的源极、第三N型MOS管NM3的源极、第四N型MOS管NM4的漏极；所述第零N型MOS管NM0的栅极用来连接Vin信号，所述第二N型MOS管NM2的栅极用来连接Vip信号，所述第三N型MOS管NM3的栅极用来连接Vrefn信号；所述第四N型MOS管NM4的栅极用来连接CKs信号，所述第四N型MOS管NM4的源极用来连接agnd信号。2.根据权利要求1所述的比较器，其特征在于：所述比较器进一步包括控制信号产生电路，用以产生用来控制比较器的控制信号meta信号；所述控制信号产生电路将产生的mata信号发送至第七N型MOS管NM7的栅极。3.根据权利要求2所述的比较器，其特征在于：所述控制信号产生电路包括第一非门A1、第二非门A2、第三非门A3、第四非门A4、第五非门A5、第六非门A6、第七非门A7、第八非门A8、第九非门A9、第一与非门B1、第二与非门B2、第三与非门B3、第四与非门B4、第五与非门B5、第六与非门B6、第七与非门B7、第一或非门C1、第一异或门D1；所述第一非门A1的输入端连接CKs信号，第一非门A1的输出端连接第二非门A2的输入端；所述第二非门A2的输出端连接第一与非门B1的第二输入端，所述第一与非门B1的第一输入端连接CKs信号，所述第一与非门B1的输出端连接第三非门A3的输入端；所述第三非门A3的输出端连接第二与非门B2的第二输入端，所述第二与非门B2的第一输入端连接CKs信号，第二与非门B2的输出端连接第四非门A4的输入端；
所述第四非门A4的输出端连接第三与非门B3的第二输入端，所述第三与非门B3的第一输入端连接CKs信号，第三与非门B3的输出端连接第五非门A5的输入端；所述第五非门A5的输出端分别连接第四与非门B4的第一输入端、第一异或门D1的第一输入端；所述第四与非门B4的第二输入端连接CKs信号，第四与非门B4的输出端连接第六非门A6的输入端；所述第六非门A6的输出端连接第五与非门B5的第一输入端，所述第五与非门B5的第二输入端连接CKs信号，第五与非门B5的输出端连接第七非门A7的输入端；所述第七非门A7的输出端连接第六与非门B6的第一输入端，所述第六与非门B6的第二输入端连接CKs信号，第六与非门B6的输出端连接第八非门A8的输入端；所述第八非门A8的输出端连接第一异或门D1的第二输入端，第一异或门D1的输出端连接第七与非门B7的第一输入端；所述第一或非门C1的第一输入端连接Vopb信号，所述第一或非门C1的第二输入端连接Vonb信号，第一或非门C1的输出端连接第七与非门B7的第二输入端；其中，Vopb信号为Vop信号的反相信号，Vonb信号为Von信号的反相信号；所述第七与非门B7的输出端连接第九非门A9的输入端，第九非门A9的输出端输出meta信号。4.根据权利要求3所述的比较器，其特征在于：CKs信号是驱动比较器的时钟，meta信号是使比较器提前退出亚稳态的信号，Vrefp、Vrefn是差分参考信号，AVDD是给比较器供电的正电压，agnd是地电压，Von、Vop是比较器输出的差分比较结果，Vin、Vip是输入的要与Vrefp、Vrefn进行比较的信号。5.一种比较电路的亚稳态限制电路，其特征在于，所述亚稳态限制电路包括比较电路及控制信号产生电路；所述控制信号产生电路连接比较电路，所述控制信号...

【专利技术属性】
技术研发人员：刘弘，职春星，陈啟炜，
申请(专利权)人：佛山市南海赛威科技技术有限公司，
类型：发明
国别省市：