逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路制造技术

本实用新型专利技术揭示了一种逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路，所述周期可调多相时钟生成电路包括：控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门、第二非门及电流源模块；所述电流源模块连接第二与非门的电源接地端，所述电流源模块的输入端分别连接比较器的第一输出端输出的第一信号、比较器的第二输出端输出的第二信号及所述第二非门输出端输出的时钟信号，能根据接收的信号控制提供至第二与非门的充电电流，从而控制第二与非门的输出跳变时间，进而控制时钟信号的周期。本实用新型专利技术提出的逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路，可根据需要调节时钟的Ts部分时长。长。长。

【技术实现步骤摘要】
逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路


[0001]本技术属于电子电路
，涉及一种时钟生成电路，尤其涉及一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路。

技术介绍

[0002]在常规的SARADC(逐次逼近型模数转换器)中，自主产生的多相时钟CKC与SARADC的关系如图1所示。常规SARADC包括控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门及第二非门。
[0003]如图1所示，在CKC的上跳沿到来时，触发比较器工作，经过时间Tc后，比较器输出结果Q和QB，Q和QB组合生成CKC的下跳沿，CKC处于低电平的时候，再次把比较器的输出全部拉高，Q和QB一旦全为高就通过环路形成了CKC的下一个上跳沿，启动下一次比较。
[0004]从比较器输出比较结果Q和QB到下一次CKC上跳沿到来之前的时间是图1中SARlogic电路控制SC
‑
ARRAY充放电的时间。SC
‑
ARRAY是否有足够的时间充放电，是保证SARADC精度的一个关键性因素。一般来说，初级、次级的电容比较大，需要的充放电时间比较长，而常规的自主多相时钟无法合理分配更多的时间给初级和次级进行充分充放电。
[0005]图3是常规的CKC时钟波形图；请参阅图3，通过图3可以发现每个时钟的Ts部分时长差不多。
[0006]有鉴于此，如今迫切需要设计一种新的SARADC电路，以便克服现有SARADC电路存在的上述至少部分缺陷。

技术实现思路

>[0007]本技术提供一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路，可根据需要调节时钟的Ts部分时长。
[0008]为解决上述技术问题，根据本技术的一个方面，采用如下技术方案：
[0009]一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路，所述周期可调多相时钟生成电路包括：控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门、第二非门及电流源模块；
[0010]所述控制逻辑电路的输出端连接充放电电路的输入端，通过控制信号控制充放电电路的充放电时间；
[0011]所述充放电电路的第一输出端连接所述比较器的第一输入端，所述充放电电路的第二输出端连接所述比较器的第二输入端；
[0012]所述比较器的第一输出端连接第一与非门的第一输入端，所述比较器的第二输出端连接第一与非门的第二输入端，所述比较器的输出端连接所述第一非门的输入端；
[0013]所述第一非门的输出端连接所述第二与非门的第一输入端；所述第二与非门的第二输入端连接使能信号，所述第二与非门的输出端连接第二非门的输入端；
[0014]所述第二非门的输出端输出时钟信号；所述第二非门的输出端分别连接控制逻辑
电路的输入端、比较器的输入端；
[0015]所述控制逻辑电路的输入端还连接比较器的第一输出端输出的第一信号及比较器的第二输出端输出的第二信号；
[0016]所述电流源模块连接第二与非门的电源接地端，所述电流源模块的输入端分别连接比较器的第一输出端输出的第一信号、比较器的第二输出端输出的第二信号及所述第二非门输出端输出的时钟信号，能根据接收的信号控制提供至第二与非门的充电电流，从而控制第二与非门的输出跳变时间，进而控制时钟信号的周期。
[0017]作为本技术的一种实施方式，所述电流源模块包括至少两个电流源单元，各电流源单元分别连接有相应的控制开关，通过控制各控制开关的不同状态，控制所述电流源模块输出的电流。
[0018]作为本技术的一种实施方式，所述电流源单元为电容。
[0019]根据本技术的另一个方面，采用如下技术方案：一种逐次逼近式模拟数字转换器，所述逐次逼近式模拟数字转换器包括上述的周期可调多相时钟生成电路。
[0020]本技术的有益效果在于：本技术提出的逐次逼近式模拟数字转换器及其周期可调多相时钟生成电路，可根据需要调节时钟的Ts部分时长。
附图说明
[0021]图1为常规SARADC的电路示意图。
[0022]图2为本技术一实施例中SARADC的电路示意图。
[0023]图3为常规SARADC的CKC时钟波形图。
[0024]图4为本技术一实施例中SARADC的CKC时钟波形图。
具体实施方式
[0025]下面结合附图详细说明本技术的优选实施例。
[0026]为了进一步理解本技术，下面结合实施例对本技术优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本技术的特征和优点，而不是对本技术权利要求的限制。
[0027]该部分的描述只针对几个典型的实施例，本技术并不仅局限于实施例描述的范围。相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本技术描述和保护的范围内。
[0028]说明书中各个实施例中的步骤的表述只是为了方便说明，本申请的实现方式不受步骤实现的顺序限制。
[0029]说明书中的“连接”既包含直接连接，也包含间接连接，如通过一些有源器件、无源器件或电传导媒介进行的连接；还可包括本领域技术人员公知的在可实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。
[0030]本技术揭示了一种周期可调多相时钟生成电路，图2为本技术一实施例中SAR ADC的电路示意图；请参阅图2，所述周期可调多相时钟生成电路包括：控制逻辑电路1、充放电电路2、比较器3、第一与非门X1、第一非门X2、第二与非门X3、第二非门X4及电流源
模块4。
[0031]所述控制逻辑电路1的输出端连接充放电电路2的输入端，通过控制信号控制充放电电路2的充放电时间。所述充放电电路2的第一输出端连接所述比较器3的第一输入端，所述充放电电路2的第二输出端连接所述比较器3的第二输入端。
[0032]所述比较器3的第一输出端连接第一与非门X1的第一输入端，所述比较器3的第二输出端连接第一与非门X1的第二输入端，所述比较器3的输出端连接所述第一非门X2的输入端。所述第一非门X2的输出端连接所述第二与非门X4的第一输入端；所述第二与非门X4的第二输入端连接使能信号，所述第二与非门X4的输出端连接第二非门X5的输入端。所述第二非门X5的输出端输出时钟信号；所述第二非门X5的输出端分别连接控制逻辑电路1的输入端、比较器3的输入端。所述控制逻辑电路1的输入端还连接比较器3的第一输出端输出的第一信号QB及比较器3的第二输出端输出的第二信号Q。
[0033]所述电流源模块4连接第二与非门X4的电源接地端，所述电流源模块4的输入端分别连接比较器3的第一输出端输出的第一信号QB、比较器3的第二输出端输出的第二信号Q及所述第二非门输出端输出的时钟信号CKC，能根据接收的信号控制提供至第二与非门X4的充电电流，从本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于逐次逼近式模拟数字转换器中的周期可调多相时钟生成电路，其特征在于，所述周期可调多相时钟生成电路包括：控制逻辑电路、充放电电路、比较器、第一与非门、第一非门、第二与非门、第二非门及电流源模块；所述控制逻辑电路的输出端连接充放电电路的输入端，通过控制信号控制充放电电路的充放电时间；所述充放电电路的第一输出端连接所述比较器的第一输入端，所述充放电电路的第二输出端连接所述比较器的第二输入端；所述比较器的第一输出端连接第一与非门的第一输入端，所述比较器的第二输出端连接第一与非门的第二输入端，所述比较器的输出端连接所述第一非门的输入端；所述第一非门的输出端连接所述第二与非门的第一输入端；所述第二与非门的第二输入端连接使能信号，所述第二与非门的输出端连接第二非门的输入端；所述第二非门的输出端输出时钟信号；所述第二非门的输出端分别连接控制逻辑电路的输入端、比较器的输入端；所述控制逻辑...

【专利技术属性】
技术研发人员：刘弘，职春星，陈啟炜，
申请(专利权)人：佛山市南海赛威科技技术有限公司，
类型：新型
国别省市：