半导体装置及其制造方法制造方法及图纸

本发明专利技术公开半导体装置及其制造方法，包括第一导电类型的基底和阱区、沟槽、第一沟槽栅极、第二沟槽栅极、介电分隔部及介电衬层。阱区设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一和第二沟槽栅极彼此侧向分离，且设置于沟槽内。介电分隔部设置于沟槽内，且位于第一和第二沟槽栅极之间，其中介电分隔部的底面中心线区域向下突出，低于介电分隔部的底面两侧区域。介电衬层设置于沟槽内，且位于第一和第二沟槽栅极的底面下方，其中在第一和第二沟槽栅极的底面的水平线以下，介电分隔部的厚度大于介电衬层的厚度。的厚度大于介电衬层的厚度。的厚度大于介电衬层的厚度。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本专利技术涉及半导体技术，特别是涉及一种包含沟槽型功率晶体管的半导体装置及其制造方法。

技术介绍

[0002]在电力电子技术中通常会使用功率晶体管，功率金属氧化物半导体场效晶体管(power MOSFET)是最常被应用在功率转换系统的组件，其包含水平式结构，例如横向扩散金属氧化物半导体(laterally
‑
diffused metal
‑
oxide semiconductor，LDMOS)场效晶体管(field effect transistor，FET)，以及垂直式结构，例如平面型栅极金属氧化物半导体场效晶体管(planar gate MOSFET)、沟槽型栅极金属氧化物半导体场效晶体管(trench gate MOSFET)，沟槽型栅极MOSFET将栅极设置于沟槽内，沟槽型栅极MOSFET相较于平面型栅极MOSFET具有缩小组件单元尺寸、降低寄生电容等好处，但是在导通电阻(on
‑
state resistance，Ron)和击穿电压(breakdown voltage)等方面，传统的沟槽型栅极MOSFET仍无法完全满足在电力电子应用上的各种需求。

技术实现思路

[0003]有鉴于此，本专利技术提出一种包含沟槽型功率晶体管的半导体装置及其制造方法，以满足沟槽型功率晶体管在电力电子应用上的各种需求，例如降低导通电阻、降低单位阻值(spreading resistance，Rsp)、提高或维持击穿电压等，以利于大电流、低电压组件的需求，使其更有效率地应用于电源管理系统(battery management system，BMS)。
[0004]根据本专利技术的一实施例，提供一种半导体装置，包括基底、阱区、沟槽、第一沟槽栅极、第二沟槽栅极、介电分隔部及介电衬层。基底具有第一导电类型，阱区具有第一导电类型且设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一沟槽栅极和第二沟槽栅极彼此侧向分离，且设置于沟槽内。介电分隔部设置于沟槽内，且位于第一沟槽栅极和第二沟槽栅极之间，其中介电分隔部的底面中心线区域向下突出，低于介电分隔部的底面两侧区域。介电衬层设置于沟槽内，且位于第一沟槽栅极和第二沟槽栅极的底面下方，其中在第一沟槽栅极和第二沟槽栅极的底面的水平线以下，介电分隔部的厚度大于介电衬层的厚度。
[0005]根据本专利技术的一实施例，提供一种半导体装置，包括基底、阱区、沟槽、第一沟槽栅极、第二沟槽栅极、介电分隔部、第一掺杂区及第二掺杂区。基底具有第一导电类型，阱区具有第一导电类型，且设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一沟槽栅极和第二沟槽栅极彼此侧向分离，且设置于沟槽内。介电分隔部设置于沟槽内，且位于第一沟槽栅极和第二沟槽栅极之间。第一掺杂区和第二掺杂区具有第一导电类型，彼此侧向分离，且设置于基底内，其中第一掺杂区和第二掺杂区分别位于阱区的两侧，且阱区的掺杂浓度高于第一掺杂区和第二掺杂区各自的掺杂浓度。
[0006]根据本专利技术的一实施例，提供一种半导体装置，包括基底、阱区、沟槽、第一沟槽栅
极、第二沟槽栅极及介电分隔部。基底具有第一导电类型，阱区具有第一导电类型，且设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一沟槽栅极和第二沟槽栅极彼此侧向分离，且设置于沟槽内，介电分隔部设置于沟槽内，且第一沟槽栅极和第二沟槽栅极之间的空间被介电分隔部填满。
[0007]根据本专利技术的一实施例，提供一种半导体装置的制造方法，包括以下步骤：提供具有第一导电类型的基底，形成沟槽于基底内；在沟槽的侧壁和底面上顺向地形成介电衬层；在沟槽内形成彼此侧向分离的第一沟槽栅极和第二沟槽栅极，并露出位于沟槽的底面上的介电衬层的一部分；形成阱区于基底内，其中阱区位于第一沟槽栅极和第二沟槽栅极之间的区域正下方；进行热氧化工艺，以在沟槽内形成氧化层；以及在沟槽内填充介电材料层，其中介电材料层和氧化层构成介电分隔部，介电分隔部位于第一沟槽栅极和第二沟槽栅极之间，且介电分隔部的底面中心线区域向下突出，低于介电分隔部的底面两侧区域。
附图说明
[0008]为了使下文更容易被理解，在阅读本专利技术时可同时参考图式及其详细文字说明。通过本文中的具体实施例并参考相对应的图式，俾以详细解说本专利技术的具体实施例，并用以阐述本专利技术的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。
[0009]图1是根据本专利技术一实施例所绘示的半导体装置的一个重复单元的剖面示意图和局部区域的放大图。
[0010]图2是根据本专利技术一实施例所绘示的半导体装置的一个重复单元的剖面示意图和局部区域的放大图，用以标示说明半导体装置的各部件的尺寸。
[0011]图3、图4和图5是根据本专利技术一实施例所绘示的半导体装置的制造方法的各阶段的剖面示意图。
[0012]图6是根据本专利技术一实施例所绘示的半导体装置的连续四个重复单元的立体透视示意图。
[0013]图7是根据本专利技术一实施例所绘示的半导体装置在开关导通时，局部区域的电压等位线分布示意图。
[0014]图8是根据本专利技术一实施例所绘示的半导体装置在开关导通时，局部区域的电流强度分布示意图。
[0015]图9是根据本专利技术一实施例所绘示的半导体装置的导通电阻分布示意图。
[0016]附图标记
[0017]100
…
半导体装置
[0018]100U
…
重复单元
[0019]101
…
基底
[0020]102
…
基底的底部
[0021]103
…
阱区
[0022]104
…
氧化层
[0023]105
…
漏极电极
[0024]106
…
介电材料层
[0025]107
…
外延层
[0026]107
‑1…
第一掺杂区
[0027]107
‑2…
第二掺杂区
[0028]109
‑1…
第一基体区
[0029]109
‑
1B
…
第一倾斜底面
[0030]109
‑2…
第二基体区
[0031]109
‑
2B
…
第二倾斜底面
[0032]110
…
共享漏极区
[0033]111
‑1…
第一源极区
[0034]111
‑2…
第二源极区
[0035]112
‑
1、112
‑2…
重掺杂区
[0036]113
‑1…
第一源极电极
[0037]113<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，包括：一基底，具有一第一导电类型；一阱区，具有所述第一导电类型，设置于所述基底内；一沟槽，设置于所述基底内，且位于所述阱区的正上方；一第一沟槽栅极和一第二沟槽栅极，彼此侧向分离且设置于所述沟槽内；一介电分隔部，设置于所述沟槽内，且位于所述第一沟槽栅极和所述第二沟槽栅极之间，其中所述介电分隔部的底面中心线区域向下突出，低于所述介电分隔部的底面两侧区域；以及一介电衬层，设置于所述沟槽内，且位于所述第一沟槽栅极和所述第二沟槽栅极的底面下方，其中在所述第一沟槽栅极和所述第二沟槽栅极的底面的水平线以下，所述介电分隔部的厚度大于所述介电衬层的厚度。2.如权利要求1所述的半导体装置，其特征在于，还包括：一第一掺杂区和一第二掺杂区，具有所述第一导电类型，彼此侧向分离且设置于所述基底内，其中所述第一掺杂区和所述第二掺杂区分别位于所述阱区的两侧。3.如权利要求2所述的半导体装置，其特征在于，所述第一掺杂区和所述第二掺杂区具有一相同的掺杂浓度，且所述阱区的掺杂浓度高于所述第一掺杂区的掺杂浓度。4.如权利要求2所述的半导体装置，其特征在于，还包括：一第一基体区和一第二基体区，具有与所述第一导电类型相反的一第二导电类型，分别设置于所述第一掺杂区和所述第二掺杂区的正上方，且位于所述沟槽的两侧。5.如权利要求4所述的半导体装置，其特征在于，所述阱区侧向分离于所述第一基体区及所述第二基体区，且所述阱区的顶面低于所述第一基体区及所述第二基体区的底面。6.如权利要求4所述的半导体装置，其特征在于，还包括：一第一源极区和一第二源极区，具有所述第一导电类型，分别邻接所述第一基体区和所述第二基体区；以及一第一源极电极和一第二源极电极，分别延伸至所述第一基体区和所述第二基体区中，所述第一源极区邻接所述第一源极电极，所述第二源极区邻接所述第二源极电极。7.如权利要求6所述的半导体装置，其特征在于，所述第一源极区延伸在所述第一源极电极的底部的两侧，所述第二源极区延伸在所述第二源极电极的底部的两侧。8.如权利要求6所述的半导体装置，其特征在于，所述第一基体区和所述第二基体区各自具有一第一倾斜底面与一第二倾斜底面，所述第一倾斜底面对应所述第一源极区处较高，且对应到所述第一源极电极处较低，所述第二倾斜底面对应所述第二源极区处较高，且对应到所述第二源极电极处较低。9.如权利要求8所述的半导体装置，其特征在于，所述第一倾斜底面与所述第二倾斜底面为一多阶梯状底面或一多圆弧状底面。10.如权利要求4所述的半导体装置，其特征在于，所述第一基体区和所述第二基体区的最低底面高于所述沟槽的底面。11.如权利要求1所述的半导体装置，其特征在于，所述介电衬层内衬于所述沟槽的侧壁和底面，且所述介电衬层邻接所述介电分隔部的部分的厚度大于所述介电衬层远离所述介电分隔部的部分的厚度。
12.如权利要求1所述的半导体装置，其特征在于，所述介电分隔部的顶面的宽度大于所述介电分隔部的底面的宽度。13.如权利要求1所述的半导体装置，其特征在于，所述第一沟槽栅极的最大宽度和所述第二沟槽栅极的最大宽度均小于所述介电分隔部的最小宽度。14.如权利要求1所述的半导体装置，其特征在于，所述第一沟槽栅极具有一第一圆弧顶角邻接所述介电分隔部，且所述第二沟槽栅极具有一第二圆弧顶角邻接所述介电分隔部。15.一种半导体装置，其特征在于，包括：一基底，具有一第一导电类型；一阱区，具有所述第一导电类型，设置于所述基底内；一沟槽，设置于所述基底内，且位于所述阱区的正上方；一第一沟槽栅极和一第二沟槽栅极，彼此侧向分离且设置于所述沟槽内；一介电分隔部，设置于所述沟槽内，且位于所述第一沟槽栅极和所述第二沟槽栅极之间；以及一第一掺杂区和一第二掺杂区，具有所述第一导电类型，彼此侧向分离且设置于所述基底内，其中所述第一掺杂区和所述第二掺杂区分别位于所述阱区的两侧，且所述阱区的掺杂浓度高于所述第一掺杂区和所述第二掺杂区各自的掺杂浓度。16.一种半导体装置，其特征在于，包括：一基底，具有一第一导电类型；一阱区，具有所述第一导电类型，设置于所述基底内；一沟槽，...

【专利技术属性】
技术研发人员：陈劲甫，
申请(专利权)人：艾科微电子深圳有限公司，
类型：发明
国别省市：