一种兼容BiCMOS工艺可调夹断电压PJFET晶体管制造技术

本发明专利技术提供一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其可以广泛适用于各种高中低夹断电压的应用场景中。其包括：设置在P型衬底上的埋层、外延层、基区、源区和漏区，其特征在于：在P型衬底上生成N型埋层，在N型埋层上方生成P型外延层；在P型外延层上，通过基区注入形成圆形P+漏区；在漏区的外周基于N型ESD注入形成圆环状的N型栅极；在N型栅极外周基于基区注入形成的圆环状的P+源区；在源区外侧设置圆环状的隔离N阱，隔离N阱电学连接到晶体管BN埋层；基于环状的隔离N阱和底部的BN埋层把晶体管的沟道体区和其他P外延区进行隔离；将N型埋层BN作为晶体管的N型背栅，所述N型背栅与N型栅极相互作用共同夹断晶体管的沟道体区。栅极相互作用共同夹断晶体管的沟道体区。栅极相互作用共同夹断晶体管的沟道体区。

【技术实现步骤摘要】
一种兼容BiCMOS工艺可调夹断电压PJFET晶体管


[0001]本专利技术涉及场效应晶体管制造
，具体为一种兼容BiCMOS工艺可调夹断电压PJFET晶体管。

技术介绍

[0002]结型场效应晶体管（JFET）在20世纪80年代被当做可靠性较差的MOS器件的替代品。JFET常作为运算放大器的输入级以获得比双极电路小几个数量级的输入漏电流。JFET经常用作模拟开关和电流源。
[0003]标准双极工艺包含制作简单的JFET结构所需的层次步骤。随着芯片制造工艺的发展，早期的双极工艺显然已经满足不了芯片的发展需求。而现代BiCMOS工艺融合了CMOS和标准双极两种工艺的晶体管。是目前比较先进的主流制造工艺。
[0004]基于现代BiCMOS工艺制造的PJFET晶体管使用单一的N型注入形成PJFET晶体管的N型栅极，这种N型栅极的结深相对较浅，对P
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EPI沟道的控制能力比较弱。相对较浅的N型栅极会导致沟道体区P
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EPI的厚度相对变大，那么需要通过耗尽区夹断P
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EPI沟道所需的电压就会增大。在一些中低压应用电路中可能会出现器件在正常工作情况下无法夹断的现象，这种PJFET晶体管的作用更像是非线性的P外延埋层电阻而不是真正的PJFET器件。

技术实现思路

[0005]为了解决现有的PJEFT晶体管在应用于中低压应用电路时会发生无法夹断的问题，本专利技术提供一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其可以广泛适用于各种高中低夹断电压的应用场景中。
[0006]本专利技术的技术方案是这样的：一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其包括：设置在P型衬底上的埋层、外延层、基区、源区和漏区，其特征在于：在P型衬底上生成N型埋层，在N型埋层上方生成P型外延层；在P型外延层上，通过基区注入形成圆形P+漏区；在漏区的外周基于N型ESD注入形成圆环状的N型栅极；在N型栅极外周基于基区注入形成的圆环状的P+源区；在源区外侧设置圆环状的隔离N阱，隔离N阱电学连接到晶体管BN埋层；基于环状的隔离N阱和底部的BN埋层把晶体管的沟道体区和其他P外延区进行隔离；将N型埋层BN作为晶体管的N型背栅，所述N型背栅与N型栅极相互作用共同夹断晶体管的沟道体区。
[0007]其进一步特征在于：所述N型背栅BN通过隔离N阱环内的N+实现与N型栅极的电位连接；晶体管的沟道体区P
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EPI外延层厚度控制为8微米；漏区与N型栅极之间，以及源区与N型栅极之间的距离都大于5微米；源区和隔离N阱环之间的间距大于4微米；
晶体管为环形闭合结构；晶体管的结构以穿过圆心的横轴为基准上下对称，同时以穿过圆心的纵轴为基准左右对称；所述夹断体区的夹断电压调整方法为：当N型栅极、N型背栅和源区相连接，且都连接到最高电位VCC时，夹断电压最大，记作：最大夹断电压；当N型栅极与N型背栅相连接，二者和源区不相连，N型栅极与N型背栅连接到最高电位VCC，且N型栅极与N型背栅的电位和源区电位的电压差最大时，夹断电压最小：记作最小夹断电压；当N型栅极与N型背栅相连接，但二者和源区不相连，并且N型栅极与N型背栅的电位高于源区和漏区的电位但低于电路最高电位VCC时，夹断电压位于最大夹断电压和最小夹断电压之间，记作：中等夹断电压，漏区和源区的电压差为中等夹断电压值。
[0008]本申请提供的一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，使用基区注入形成源区和漏区，确保晶体管可以承受高压应用环境。使用N型ESD注入形成N型栅极，由于N型ESD注入具有比较深的结深，所以能够形成有效夹断的PJFET晶体管，确保晶体管可以工作中等电压环境下。使用N阱环可以把PJFET晶体管的沟道体区和其他P外延进行隔离，使用N型埋层BN可以把PJFET晶体管的沟道体区和PSUB进行隔离。N型埋层BN作为PJFET晶体管的N型背栅，和N型ESD注入形成的N型栅相互作用共同夹断PJFET晶体管的沟道体区。本申请中通过N型栅极和N型背栅的不同连接来实现夹断电压的调整，确保其可以广泛适用于各种高中低夹断电压的应用场景中。
附图说明
[0009]图1为本申请的晶体管的结构示意图；图2为晶体管具备最大夹断电压的连接关系示意图；图3为晶体管具备中等夹断电压的连接关系示意图；图4为晶体管具备最小夹断电压的连接关系示意图；图5为本申请的晶体管的版图示例；图6为晶体管中沟道体区的电阻关系示意图；图7为晶体管中沟道体区中低电压夹断过程示意图；图8为本申请晶体管的应用实施例；图9为本申请晶体管的PCM参数测试结果表。
具体实施方式
[0010]如图1~图7所示，本申请包括一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其包括：设置在P型衬底(PSUB)上的埋层(BN)、P型外延层、基区、N型栅极、源区和漏区。
[0011]图1为晶体管在纵向的剖面的结构示意图。首先在P型衬底上生成N型埋层，在N型埋层上方生成P型外延层。中间的P+有源区通过基区注入形成PJFET晶体管的漏区。在漏区的两侧N+有源区通过N型ESD注入形成PJFET晶体管的N型栅极。在两个N型栅极的外侧是P+有源区通过基区注入形成PJFET晶体管的源区。在两个源区的外侧是隔离N阱(NW)环，N型埋层BN构成PJFET晶体管的N型背栅，N型背栅BN和隔离N阱环电学连接。图1中，N型栅极通过金
属引线连接NW，N型背栅BN和N型栅极通过隔离N阱环内的N+实现电位连接。基于环状的隔离N阱和底部的BN埋层把晶体管的沟道体区和其他P外延区进行隔离；将N型埋层BN作为晶体管的N型背栅，N型背栅与N型栅极相互作用共同夹断晶体管的沟道体区。
[0012]本申请中使用基区注入形成PJFET晶体管的源区和漏区，确保晶体管可以承受高压应用环境。本申请使用N型ESD(Electro
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Static discharge)注入形成PJFET晶体管的N型栅极，由于N型ESD注入具有比较深的结深，所以能够形成有效夹断的PJFET晶体管。
[0013]现有技术中的晶体管通常没有使用N型ESD注入，而是只使用单一的N型注入，基于N+有源区形成PJFET晶体管的N型栅极，这样的N型栅极结深太浅，对P
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EPI沟道的控制能力比较弱。相对较浅的N型栅极会导致沟道体区P
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EPI的厚度相对变大，需要通过耗尽区夹断P
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EPI沟道所需的夹断电压就会增大，以至于在现有技术中的晶体管器件在中低电压应用情况下无法夹断，现有技术中的PJFET更像是非线性的P外延埋层电阻而不是真正的FET器件。
[0014]本申请在单一的N型注入基础上，增加使用N型ESD注入形成PJFET晶体管的N型栅极。这样形成的双扩散N型栅极对P
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EPI沟道的控制能力更强。N型ESD注入的结深比单一N型注入的结深要深很多，这种情况下沟道体区P
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EPI的厚度会本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其包括：设置在P型衬底上的埋层、外延层、基区、源区和漏区，其特征在于：在P型衬底上生成N型埋层，在N型埋层上方生成P型外延层；在P型外延层上，通过基区注入形成圆形P+漏区；在漏区的外周基于N型ESD注入形成圆环状的N型栅极；在N型栅极外周基于基区注入形成的圆环状的P+源区；在源区外侧设置圆环状的隔离N阱，隔离N阱电学连接到晶体管BN埋层；基于环状的隔离N阱和底部的BN埋层把晶体管的沟道体区和其他P外延区进行隔离；将N型埋层BN作为晶体管的N型背栅，所述N型背栅与N型栅极相互作用共同夹断晶体管的沟道体区。2.根据权利要求1所述一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其特征在于：所述N型背栅BN通过隔离N阱环内的N+实现与N型栅极的电位连接。3.根据权利要求1所述一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其特征在于：晶体管的沟道体区P
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EPI外延层厚度控制为8微米。4.根据权利要求1所述一种兼容BiCMOS工艺可调夹断电压PJFET晶体管，其特征在于：漏区与N型栅极之...

【专利技术属性】
技术研发人员：华玲，
申请(专利权)人：无锡翼盟电子科技有限公司，
类型：发明
国别省市：