碳化硅结型栅双极型晶体管器件及其制作方法技术

本发明专利技术提供一种碳化硅结型栅双极型晶体管器件，包括：下表面设置有集电极的P+型碳化硅衬底；位于所述P+型碳化硅衬底上方的N型场截止层；位于所述N型场截止层上方的N

【技术实现步骤摘要】
碳化硅结型栅双极型晶体管器件及其制作方法


[0001]本专利技术涉及半导体
，具体涉及一种碳化硅结型栅双极型晶体管器件及其制作方法。

技术介绍

[0002]碳化硅（SiC）具有宽禁带、高临界电场、高电子饱和速度和高热导率等优点，使得SiC成为用于制作耐高温高压的大功率器件的理想材料。
[0003]常见的功率半导体器件如SBD（Schottky Barrier Diod，肖特基二极管）、MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）、JFET（Junction Field Effect Transistor，结型场效应晶体管）、IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）均已有了相应的商业化的SiC基产品。然而，现有的功率半导体器件仍然存在一些技术问题，例如：SiC MOSFET由于SiC/SiO2界面缺陷密度过高，比Si/ SiO2界面高出约2
‑
3个数量级，导致其栅极氧化层可靠性低，并且降低了沟道电子迁移率，严重影响了器件的开关速度和耐压等级；SiC IGBT是MOSFET和BJT（Bipolar Junction Transistor，双极型晶体管）的结合，虽然由于集电极空穴的注入导致其导通电阻相较于MOSFET明显降低，但器件前级的MOSFET的栅极氧化层可靠性低，导致器件提前击穿的问题依然存在。
[0004]因此，提供一种碳化硅基功率半导体器件及其制作方法，以解决或至少缓解上述至少一个技术问题是目前亟待解决的问题。

技术实现思路

[0005]鉴于上述技术问题，本专利技术提供一种碳化硅结型栅双极型晶体管器件及其制作方法，以解决或至少缓解上述功率半导体器件中存在的至少一个技术问题。
[0006]第一方面，本专利技术提供了一种碳化硅结型栅双极型晶体管器件，碳化硅结型栅双极型晶体管器件的元胞结构包括：P+型碳化硅衬底，P+型碳化硅衬底的下表面设置有集电极；N型场截止层，位于P+型碳化硅衬底的上方；N
‑
型漂移区，所述N型场截止层的上方，且N
‑
型漂移区的两端分别设置有栅极沟槽；P+型掺杂区，位于栅极沟槽的底面和侧壁；栅极，位于栅极沟槽底面的P+型掺杂区的上表面；N+型掺杂区，位于N
‑
型漂移区的上表面和两个栅极沟槽之间的N
‑
型漂移区的侧面，N+型掺杂区与P+型掺杂区无接触；发射极，位于N
‑
型漂移区的上方，且位于N
‑
型漂移区的上表面的N+型掺杂区位于N
‑
型漂移区和发射极之间。
[0007]可选地，位于N
‑
型漂移区的上表面的N+型掺杂区，在纵向方向上包括多个间隔排
列的方形区域。
[0008]可选地，方形区域的边长为1
‑
30
µ
m，在纵向方向上相邻的两个方形区域之间的距离为1
‑
30
µ
m。
[0009]可选地，N+型掺杂区与P+型掺杂区之间的距离为0.5
‑
10
µ
m，N+型掺杂区的掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。
[0010]可选地，P+型碳化硅衬底的高度为100
‑
500
µ
m，掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。
[0011]可选地，N型场截止层的高度为1
‑
20
µ
m，掺杂浓度为1
×
10
17
‑1×
10
20
cm
‑3。
[0012]可选地，N
‑
型漂移区的两端高度为1
‑
100
µ
m，中间高度为2.5
‑
150
µ
m，掺杂浓度为1
×
10
13
‑1×
10
17
cm
‑3。
[0013]可选地，位于栅极沟槽的底面的P+型掺杂区的宽度为1
‑
25
µ
m、高度为0.5
‑
20
µ
m，位于栅极沟槽的侧壁的P+型掺杂区的宽度为0.5
‑
10
µ
m、高度为1.5
‑
50
µ
m，P+型掺杂区的掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。
[0014]第二方面，本专利技术提供了一种如前所述任一项碳化硅结型栅双极型晶体管器件的制作方法，包括以下步骤：步骤S1，选定一片P+型碳化硅衬底；步骤S2，在P+型碳化硅衬底上通过异质外延生长形成N型场截止层；步骤S3，在N型场截止层上通过同质外延生长形成N
‑
型漂移区；步骤S4，在N
‑
型漂移区两侧通过刻蚀形成栅极沟槽；步骤S5，在栅极沟槽中通过离子垂直注入和侧向注入形成P+型掺杂区；步骤S6，在N
‑
型漂移区顶部通过离子垂直注入形成N+型掺杂区；步骤S7，在栅极沟槽底面的P+型掺杂区的上表面沉积金属形成栅极，在N
‑
型漂移区的上表面和位于N
‑
型漂移区上表面的N+型掺杂区的上表面沉积金属形成发射极，以及在P+型碳化硅衬底的下表面沉积金属形成集电极。
[0015]可选的，步骤S4中，在N
‑
型漂移区两侧通过干法刻蚀形成栅极沟槽；步骤S5中，在栅极沟槽中通过Al离子垂直注入和侧向注入形成P+型掺杂区；步骤S6中，在N
‑
型漂移区顶部通过N离子垂直注入形成N+型掺杂区；和/或步骤S7中，在栅极沟槽底面的P+型掺杂区的上表面沉积Al金属形成栅极，在N
‑
型漂移区的上表面和位于N
‑
型漂移区上表面的N+型掺杂区的上表面沉积Al金属形成发射极，以及在P+型碳化硅衬底的下表面沉积Al金属形成集电极。
[0016]本专利技术的有益效果：区别于现有技术，本专利技术提供的SiC结型栅双极型晶体管器件由SiC JFET（Junction Field Effect Transistor，结型场效应晶体管）和SiC BJT（Bipolar Junction Transistor，双极型晶体管）组成，不需要生长栅极氧化层，提高了SiC结型栅双极型晶体管器件的可靠性。本专利技术提供的SiC结型栅双极型晶体管器件是沟槽型结构，垂直沟道，使得SiC结型栅双极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种碳化硅结型栅双极型晶体管器件，其特征在于，所述碳化硅结型栅双极型晶体管器件的元胞结构包括：P+型碳化硅衬底，所述P+型碳化硅衬底的下表面设置有集电极；N型场截止层，位于所述P+型碳化硅衬底的上方；N
‑
型漂移区，位于所述N型场截止层的上方，且所述N
‑
型漂移区的两端分别设置有栅极沟槽；P+型掺杂区，位于所述栅极沟槽的底面和侧壁；栅极，位于栅极沟槽底面的所述P+型掺杂区的上表面；N+型掺杂区，位于所述N
‑
型漂移区的上表面和两个所述栅极沟槽之间的N
‑
型漂移区的侧面，所述N+型掺杂区与所述P+型掺杂区无接触；发射极，位于所述N
‑
型漂移区的上方，且位于所述N
‑
型漂移区的上表面的N+型掺杂区位于所述N
‑
型漂移区和所述发射极之间。2.根据权利要求1所述的碳化硅结型栅双极型晶体管器件，其特征在于，位于所述N
‑
型漂移区的上表面的N+型掺杂区，在纵向方向上包括多个间隔排列的方形区域。3.根据权利要求2所述的碳化硅结型栅双极型晶体管器件，其特征在于，所述方形区域的边长为1
‑
30
µ
m，在纵向方向上相邻的两个方形区域之间的距离为1
‑
30
µ
m。4.根据权利要求1
‑
3任一项所述的碳化硅结型栅双极型晶体管器件，其特征在于，所述N+型掺杂区与所述P+型掺杂区之间的距离为0.5
‑
10
µ
m，所述N+型掺杂区的掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。5.根据权利要求1
‑
3任一项所述的碳化硅结型栅双极型晶体管器件，其特征在于，所述P+型碳化硅衬底的高度为100
‑
500
µ
m，掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。6.根据权利要求1
‑
3任一项所述的碳化硅结型栅双极型晶体管器件，其特征在于，所述N型场截止层的高度为1
‑
20
µ
m，掺杂浓度为1
×
10
17
‑1×
10
20
cm
‑3。7.根据权利要求1
‑
3任一项所述的碳化硅结型栅双极型晶体管器件，其特征在于，所述N
‑

【专利技术属性】
技术研发人员：陈显平，钱靖，
申请(专利权)人：重庆平创半导体研究院有限责任公司，
类型：发明
国别省市：